??? 摘 要： 采用VHDL語言，在FPGA上實現(xiàn)了單精度" title="單精度">單精度浮點除法器" title="除法器">除法器的設計，通過采用SRT算法、SD表示法、常數(shù)比較法以及飛速轉(zhuǎn)換法，進一步提高電路的運算速度" title="運算速度">運算速度。使用NC－sim和Maxplus2仿真軟件進行前仿真和后仿真，使用Synplify進行邏輯綜合，采用EPF10K40RC208-3芯片，對除法器進行了仿真。
??? 關(guān)鍵詞： 除法器? SRT? 單精度浮點? 數(shù)字循環(huán)法? 仿真
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??? 在語音通信、圖像處理等領(lǐng)域中，系統(tǒng)往往涉及大量的數(shù)據(jù)處理，而且數(shù)據(jù)計算精度和實時性要求很高，需要很高的浮點處理能力來提高系統(tǒng)的執(zhí)行效率。Soerquist等人[1]指出，在四種基本浮點運算中，浮點除法的執(zhí)行速度最慢，處理器執(zhí)行浮點加法和浮點乘法時，一般需要2～3個機械周期，而浮點除法則需要8到60個機械周期。然而，在浮點運算中浮點除法占的比例較小。Oberman和Flynn認為[2]在所有浮點指令中，浮點加法指令占55%，浮點乘法大約占37%，浮點除法大約占3%，與浮點加法和浮點乘法相比，浮點除法的比例很小。但是，這并不表示浮點除法對處理器性能的影響很小，在因為浮點指令阻塞等待而引起的處理器性能下降的因素中，浮點除法指令大約占40%，浮點加法大約占42%，浮點乘法大約占18％。由此可見，浮點除法雖然出現(xiàn)的頻率較低，但對處理器整體性能有較大的影響。因此設計一種執(zhí)行效率較高的浮點除法結(jié)構(gòu)對處理器性能的提高具有很重要的意義。
1 SRT算法的優(yōu)點
??? 在處理單精度浮點數(shù)時，處理除法器的算法主要有兩種：函數(shù)迭代法及數(shù)字循環(huán)法。由于函數(shù)迭代法所提供的商的最低位不準確，導致四舍五入操作無效，不能滿足IEEE 754標準對精度的要求，而且它不產(chǎn)生余數(shù)，循環(huán)部分的執(zhí)行復雜性程度較高。Oberman和Flynn的研究[2]表明數(shù)字循環(huán)算法可以取得較好的延時和面積平衡。數(shù)字循環(huán)算法是以加法和減法運算為基礎的算法，需要多個循環(huán)周期，但是，該算法的實現(xiàn)比較簡單，所需的硬件面積較小，功耗也較小，非常利于芯片的設計。
??? 該算法的實現(xiàn)主要有三種方法：恢復余數(shù)算法、不恢復余數(shù)算法以及SRT[3](Sweeney，Robertson and Tocher)算法。傳統(tǒng)的除法器采用恢復余數(shù)算法或不恢復余數(shù)算法，但是這兩種算法的運算速度較低，每次循環(huán)僅能產(chǎn)生一位的商數(shù)字，需要較多的循環(huán)次數(shù)" title="循環(huán)次數(shù)">循環(huán)次數(shù)才能達到需要的指標。在每次循環(huán)時，恢復余數(shù)算法都需要將被除數(shù)或部分余數(shù)與除數(shù)進行比較，如果除數(shù)較大，還需要將部分余數(shù)恢復到上一次循環(huán)的數(shù)值。不恢復余數(shù)算法雖然不需要將部分余數(shù)恢復到原來的數(shù)值，但是商的數(shù)字集會出現(xiàn)負值，最后需要額外的加法器，將商的正數(shù)部分與負數(shù)部分相減。SRT算法是不恢復余數(shù)算法的擴展，具備了不恢復算法的優(yōu)點，而且每次循環(huán)可產(chǎn)生log2r位結(jié)果(r為基數(shù)），大大減少了循環(huán)的次數(shù)。基于SRT算法的優(yōu)點，并考慮到本除法器應用在自動語音編碼，本文所設計的除法器采用SRT算法進行除法運算。
??? SRT算法由下面的表達式來確定商和余數(shù)：
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??? d表示除數(shù)；Pj+1表示第j次循環(huán)后的部分余數(shù)；r表示SRT算法的基；qj+1表示第j次循環(huán)得到的商，qj+1的值由除數(shù)和部分余數(shù)組成的商數(shù)字選擇函數(shù)決定。最后的商為
，最后的余數(shù)為：
。
2 單精度浮點除法器的設計
??? 本文是針對IEEE 754單精度浮點數(shù)據(jù)格式進行的浮點除法器設計。IEEE 754單精度浮點格式：A=(-1)s×M×2E-127，s表示符號位，E表示偏移碼，E-127表示階碼，M表示尾數(shù)。
??? 除法器運算操作分四步進行：
??? (1)確定結(jié)果的符號，對被除數(shù)和除數(shù)的符號位做異或操作。
??? (2)計算階碼，兩數(shù)相除，結(jié)果的階碼是被除數(shù)的階碼與除數(shù)的階碼的相減。
??? (3)尾數(shù)相除，采用SRT算法進行尾數(shù)相除，被除數(shù)和除數(shù)的實際尾數(shù)都是24位數(shù)，即尾數(shù)實際為1.M，最高位1是隱藏位。
??? (4)結(jié)果格式化，將結(jié)果整合為單精度浮點格式的標準。
??? 在進行尾數(shù)部分處理時，雖然被除數(shù)和除數(shù)的實際尾數(shù)均為24位，但考慮到最后格式化以及商的數(shù)值的要求，實際上需要進行處理的位數(shù)為26位。因此，根據(jù)SRT算法公式，要使得循環(huán)次數(shù)減少，并且面積適中，必須選擇適合的基數(shù)。而且每次循環(huán)時都需要與除數(shù)進行比較，若26位數(shù)進行比較，則延時較大，必須選擇位數(shù)較少的數(shù)值代替26位的除數(shù)。為了適應自適應語音編碼對速度的需求，本文針對上述兩個需要進行時序改善的地方，設計了基4的SRT算法的除法器結(jié)構(gòu)，如圖1所示。
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2.1 基數(shù)的選擇
??? 考慮到部分余數(shù)以及基數(shù)實現(xiàn)的簡單性，本除法器選擇SRT算法的基數(shù)為2的冪次方。基數(shù)大小和所需的循環(huán)次數(shù)成反比，基數(shù)越大，實現(xiàn)除法所需要的循環(huán)次數(shù)越少。但是基數(shù)增加，會導致商數(shù)字選擇函數(shù)復雜性的提高，而且商數(shù)字選擇函數(shù)往往處在關(guān)鍵路徑上，其復雜度的增加無疑增加了每次循環(huán)的時間延遲。另外，大基數(shù)使得產(chǎn)生所有可能商的乘積的硬件電路變得復雜，增大了每個循環(huán)周期。因此，在實際應用中，SRT算法的基數(shù)一般限制在2或4。相比較而言，基4的性能較優(yōu)，每次循環(huán)產(chǎn)生的位數(shù)為基2的兩倍，Oberman的研究[4]表明，基4除法的速度幾乎是基2除法速度的2倍，而且更有利于進一步優(yōu)化，降低整體的時間延遲。因此，在平衡面積和速度方面，本除法器的SRT算法選取基4，這樣可以用較小的面積消耗換取較快的速度。
2.2 商數(shù)字集
??? 由于SRT算法的基數(shù)選擇了4，因此，商的數(shù)字集不再是{0，1}，而是{0，…，3}。在傳統(tǒng)的非冗余表示法中，商的每一位僅由一個正確的有效值表示，因此在確定每一位商數(shù)字時，需要將部分余數(shù)和除數(shù)進行完整的比較，即24位數(shù)的比較，效率較低。為了進一步提高除法器的運算速度，本除法器采用Avizienis[5]介紹的冗余商數(shù)字集SD，它是一種對稱的冗余表示法，商數(shù)字集表示為
≤a≤r-1，冗余因子
。在確定每位商數(shù)字時，僅需要將部分余數(shù)和除數(shù)進行粗略的比較，不要求當前循環(huán)確定的商準確，可由下次循環(huán)修正，商的選擇余地較大，而且產(chǎn)生的所有可能商的乘積數(shù)目較少，可以簡化商數(shù)字選擇函數(shù)。對于基4來說，商數(shù)字集只有兩種選擇，最小冗余{-2，-1，0，1，2}和最大" title="最大">最大冗余{-3，-2，-1，0，1，2，3}，Oberman的研究[4]表明采用最大冗余商數(shù)字集的商數(shù)字選擇函數(shù)速度比最小冗余的快20%,而且面積小50%，因此本除法器采用商數(shù)字集的最大冗余表示法。
2.3 商數(shù)字選擇函數(shù)
??? 商數(shù)字選擇函數(shù)的功能是從商數(shù)字集中有效地選擇出正確的商數(shù)字，它是除法器的核心。由于商數(shù)字集選擇了最大冗余，因此商數(shù)字選擇公式如下：
????qj+1=k∈{-3，-2，-1，0，1，2，3}
??? 如果d(k-1)≤rp[j]
分解成若干個小區(qū)域
，
，然后判斷除數(shù)的合適區(qū)域，再確定比較常數(shù)及每一位商數(shù)字所對應的區(qū)域，最后根據(jù)部分余數(shù)確定每一位商數(shù)字。常數(shù)選擇法如圖3[7]所示。
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??? 根據(jù)最大冗余基4的商數(shù)字集，區(qū)域
可以分成兩個小區(qū)域
，相應的比較常數(shù)集分別為{-3/2，-1，-1/2，1/2，1，3/2}和{-2，-1，-1/2，1/2，1，2}，這些比較常數(shù)就是每位商數(shù)字所對應區(qū)域的分界點。由所得到的兩個比較常數(shù)集可知，在確定商數(shù)字時，僅需要比較部分余數(shù)的高三位，而不需要比較24位，產(chǎn)生的延時較小，而且硬件實現(xiàn)比較簡單。
2.4 飛速轉(zhuǎn)換
??? SD表示的商數(shù)字集可以簡化商數(shù)字選擇函數(shù)的實現(xiàn)，但是商數(shù)字集會出現(xiàn)負值，最后需要一個加法器，將商的正數(shù)部分與負數(shù)部分相減。24位數(shù)的相減，位傳遞產(chǎn)生的時延比較大，而且由于商數(shù)字的選取空間比較大，會出現(xiàn)最后余數(shù)為負的現(xiàn)象，需要對其進行修正。同時，商也需要進行操作，效率較低。較好的轉(zhuǎn)換方法是飛速轉(zhuǎn)換法[8]，它采用移位的方法來完成SD表示的商數(shù)字集的轉(zhuǎn)換，而不采用相減的方法，這樣就不存在借位的問題，效率較高，可以降低時間延時。其轉(zhuǎn)換公式如下：
??? 
??? 當完成最后一次轉(zhuǎn)換后，需要根據(jù)最后余數(shù)的符號來選擇正確的商，如果最后余數(shù)為負，則商選擇qmi+1，否則商選擇qi+1，則最后余數(shù)的選取不需要進行修正。
3 除法器的仿真實現(xiàn)
??? 根據(jù)所設計的結(jié)構(gòu)，編寫本單精度除法器的Verilog模型，在NC-sim進行前仿真，然后利用Synplify以Altera FLEX10K工藝庫的EPF10K40RC208-3芯片的參數(shù)進行綜合，最后完成的單精度除法器的規(guī)模為778個LUT，頻率為20.8MHz。在Max+plus2進行后仿真，輸入除數(shù)為424A8000(1.01×2127)，被除數(shù)為3FA00000(1.10010101×2132)，運算結(jié)果為42220000（1.010001×2132），余數(shù)為2F000000(0)，時序圖如圖4所示，最后下載到芯片上運行。
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??? 本文給出了單精度浮點除法器的設計，結(jié)合當前比較流行的SRT算法與飛速轉(zhuǎn)換法對除法器的關(guān)鍵部分進行時間延時的改善，具有高精度性及較寬的運算范圍，可以滿足自適應語音編碼的要求。
參考文獻
[1] SOERQUIST P，LEESER M.Area and performance tradeoffs?in floating-point divide and square-root implementations.ACM Computing Surveys(CSUR)，1996，28(3)：518-564.
[2] OBERMAN S，F(xiàn)LYNN M J.Division algorithm and implementations.IEEE transactions on computers，1997，46(8)：833-854.
[3] HARRIS D L，OBERMAN S F，HOROWITZ M A.SRT?division architectures and Implementations.Computer systems
laboratory stanford university，1997.
[4] OBERMAN S F.Design issues in high performance floating?point arithmetic units.PHD thesis，stanford university，Electrical and electronic department，1997，1.
[5] AVIZIENIS A.Signed-Digit number representations for fast?parallel arithmetic.IRE transactions on electronic computers，EC-10：389-400，1961，9.
[6] WILLIAMS T E，HOROWITZ M.SRT division diagrams and?their usage in designing custom integrated circuits for division.Computer systems laboratory department of electrical?engineering stanford university.1986，10.
[7] NIKMEHR H.Architectures for floating-point division.The?university of adelaide australia.2005，8.
[8] JAMES E.S.Digital computer arithmetic datapath design using verilog HDL.Kluwer academic publishers.2004：108-112.