概述
同步是通信系統(tǒng)中一個(gè)重要的問(wèn)題。在數(shù)字通信中，除了獲取相干載波的載波同步外，位同步的提取是更為重要的一個(gè)環(huán)節(jié)。因?yàn)橹挥写_定了每一個(gè)碼元的起始時(shí)刻，才能對(duì)數(shù)字信息作出正確的判決。利用全數(shù)字鎖相環(huán)可直接從接收到的單極性不歸零碼中提取位同步信號(hào)。
一般的位同步電路大多采用標(biāo)準(zhǔn)邏輯器件按傳統(tǒng)數(shù)字系統(tǒng)設(shè)計(jì)方法構(gòu)成，具有功耗大，可靠性低的缺點(diǎn)。用FPGA設(shè)計(jì)電路具有很高的靈活性和可靠性，可以提高集成度和設(shè)計(jì)速度，增強(qiáng)系統(tǒng)的整體性能。本文給出了一種基于fpga的數(shù)字鎖相環(huán)位同步提取電路。
數(shù)字鎖相環(huán)位同步提取電路的原理
數(shù)字鎖相環(huán)位同步提取電路框圖如圖1所示。
圖1 數(shù)字鎖相環(huán)位同步提取電路框圖
本地時(shí)鐘產(chǎn)生兩路相位相差p的脈沖，其頻率為fo=mrb，rb為輸入單極性不歸零碼的速率。輸入信碼的正、負(fù)跳變經(jīng)過(guò)過(guò)零檢測(cè)電路后變成了窄脈沖序列，它含有信碼中的位同步信息，該位同步窄脈沖序列與分頻器輸出脈沖進(jìn)行鑒相，分頻比為m。若分頻后的脈沖相位超前于窄脈沖序列，則在“1”端有輸出，并通過(guò)控制器將加到分頻器的脈沖序列扣除一個(gè)脈沖，使分頻后的脈沖相位退后;若分頻后的脈沖相位滯后窄脈沖序列，則在“2”端有輸出，并通過(guò)控制器將加到分頻器的脈沖序列附加一個(gè)脈沖，使分頻后的脈沖相位提前。直到鑒相器的“1”、“2”端無(wú)輸出，環(huán)路鎖定。
基于fpga的鎖相環(huán)位同步提取電路
該電路如圖2所示，它由雙相高頻時(shí)鐘源、過(guò)零檢測(cè)電路、鑒相器、控制器和分頻器組成。
圖2 基于fpga的鎖相環(huán)位同步提取電路
雙相高頻時(shí)鐘源
該電路由d觸發(fā)器組成的二分頻器和兩個(gè)與門(mén)組成，它將fpga的高頻時(shí)鐘信號(hào)clk_xm變換成兩路相位相反的時(shí)鐘信號(hào)，由e、f輸出，然后送給控制電路的常開(kāi)門(mén)g3和常閉門(mén)g4。其中f路信號(hào)還作為控制器中的d1和d2觸發(fā)器的時(shí)鐘信號(hào)。實(shí)際系統(tǒng)中，fpga的高頻時(shí)鐘頻率為32.768mhz，e、f兩路信號(hào)頻率為32.768/2=16.384mhz。
過(guò)零檢測(cè)電路
該電路見(jiàn)圖2中g(shù)ljc部分，它由d觸發(fā)器和異或門(mén)組成。過(guò)零檢測(cè)的輸出脈沖codeout的寬度應(yīng)略大于f路信號(hào)一個(gè)周期，但為了減少鎖相環(huán)的穩(wěn)態(tài)誤差，該輸出脈沖不宜過(guò)寬。實(shí)際系統(tǒng)中，過(guò)零檢測(cè)電路的時(shí)鐘信號(hào)clkin由fpga的高頻時(shí)鐘四分頻得來(lái)，這樣輸出的脈沖寬度約是f路信號(hào)的兩個(gè)周期。
鑒相器
該電路由兩個(gè)與門(mén)組成，分別是超前門(mén)g1和滯后門(mén)g2。過(guò)零檢測(cè)電路的輸出信號(hào)b與位定時(shí)信號(hào)clkout一起進(jìn)入鑒相器，若clkout超前b，則滯后門(mén)g2被封鎖，輸出為0，超前門(mén)g1的輸出端有窄脈沖輸出;若clkout滯后b，則超前門(mén)g1被封鎖，輸出為0，滯后門(mén)g2的輸出端有窄脈沖輸出。
分頻器
該電路對(duì)應(yīng)于圖2中div64部分。輸入的信號(hào)頻率是256khz，e、f兩路信號(hào)的頻率均為16.384mhz，故該電路完成16384/256=64的分頻功能。當(dāng)控制電路無(wú)超前或滯后控制脈沖輸出時(shí)，d1的q端為0，d2的q端也為0，常開(kāi)門(mén)g3處于打開(kāi)狀態(tài)，常閉門(mén)g4處于關(guān)閉狀態(tài)，e路信號(hào)通過(guò)常開(kāi)門(mén)g3、異或門(mén)g5到達(dá)64分頻器的輸入端，經(jīng)分頻后產(chǎn)生穩(wěn)定的位定時(shí)信號(hào)。
控制器
分頻器輸出的位定時(shí)信號(hào)clkout與過(guò)零檢測(cè)脈沖b進(jìn)行相位比較。當(dāng)位定時(shí)信號(hào)clkout超前于b時(shí)，超前門(mén)g1有正脈沖輸出。在觸發(fā)脈沖f的上升沿，d1觸發(fā)器的q端由低變高，經(jīng)過(guò)非門(mén)后，使常開(kāi)門(mén)g3關(guān)閉一個(gè)時(shí)鐘周期，將e路脈沖扣除一個(gè)，使clkout相位向滯后方向變化一個(gè)時(shí)鐘周期。
當(dāng)位定時(shí)信號(hào)clkout滯后于b時(shí)，滯后門(mén)g2有正脈沖輸出。在觸發(fā)脈沖f的上升沿，d2觸發(fā)器的q端由低變高，使常閉門(mén)g4打開(kāi)一個(gè)時(shí)鐘周期，在分頻器輸入端添加一個(gè)脈沖。
圖3 輸入的信碼與提取的位同步信號(hào)
實(shí)際結(jié)果
以上是全數(shù)字鎖相環(huán)的電路工作原理，全部電路在altera的ep1k30tc144-1芯片上實(shí)現(xiàn)。該芯片的工作頻率選為32.768mhz，也作為位同步提取電路的本地高頻時(shí)鐘，另外，該時(shí)鐘信號(hào)四分頻后還作為過(guò)零檢測(cè)電路的時(shí)鐘。輸入的單極性不歸零碼的碼元速率為256kb/s。從輸入信碼中提取的位同步信號(hào)如圖3所示，從波形上看，該全數(shù)字鎖相環(huán)位同步提取電路能很好地從輸入的信碼中提取位同步信號(hào)。
