??? 摘 要: 毫米波" title="毫米波">毫米波多目標" title="多目標">多目標信號形成是實現(xiàn)毫米波雷達模擬器的關(guān)鍵技術(shù),要求目標分辨精度高、時延" title="時延">時延差值達ns級是其顯著特點。介紹一種基于可編程邏輯器件FPGA的多目標信號產(chǎn)生" title="信號產(chǎn)生">信號產(chǎn)生的新方法。實踐結(jié)果表明應(yīng)用FPGA實現(xiàn)目標之間的時延具有延時精度高、系統(tǒng)可靠性好等特點。
??? 關(guān)鍵詞: 毫米波雷達模擬器? 多目標形成? 現(xiàn)場可編程門陣列
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??? 近年來,精確制導武器的研制已經(jīng)成為現(xiàn)代武器研制的一大熱點,而毫米波多目標信號發(fā)生器正是精確制導武器研制的關(guān)鍵手段?毫米波多目標信號發(fā)生器通過模擬的方法產(chǎn)生多種類型高精度的雷達多目標回波信號,在實際雷達系統(tǒng)前端不具備的條件下對雷達系統(tǒng)后級進行調(diào)試[1],便于制導武器的性能測試,大大加快新武器的研制進程?毫米波多目標信號產(chǎn)生的關(guān)鍵是要求回波信號距離分辨率極高[2],常規(guī)的多目標信號產(chǎn)生方法如使用數(shù)字延時線產(chǎn)生多目標之間的延時,其控制不靈活,并且有些延時線需要接ECL電源,使用不方便也增加了設(shè)計的復雜度?使用分立元件實現(xiàn)延時則使電路元件過多,電路的穩(wěn)定性及延時的精確性也會大大降低?本文介紹一種新的產(chǎn)生毫米波雷達模擬器的多目標信號的方法,針對毫米波多目標信號回波之間距離分辨率要求高的特點,采用現(xiàn)場可編程門陣列(FPGA)實現(xiàn)回波之間的時延?本文詳述了使用FPGA控制及產(chǎn)生延時多目標信號間精確延時的設(shè)計方法?該方法實現(xiàn)電路體積小?穩(wěn)定性高,同時使延時精度得到了很大的提高,具有很好的工程應(yīng)用價值??
1 多目標信號產(chǎn)生器?
??? 為了精確制導武器研制的需要,本信號發(fā)生器根據(jù)外部設(shè)定的工作方式及工作參數(shù)產(chǎn)生相應(yīng)的毫米波雷達中頻多目標信號?每個脈沖的開始保持嚴格的初相值,脈沖寬度間的多普勒信號調(diào)制要求回波目標信號相一致,目標之間的距離分辨率為0.3m,目標回波間延時范圍為0~10ns?整個系統(tǒng)基于DSP+FPGA結(jié)構(gòu),高速DSP 主要生成多目標信號產(chǎn)生器的回波數(shù)據(jù),設(shè)計中采用靜態(tài)RAM擴充存儲一個相干區(qū)的回波信號的程序及數(shù)據(jù),用EPROM存儲相位表?FPGA實現(xiàn)所有的控制?地址發(fā)生等邏輯及產(chǎn)生多回波信號回波間分辨率為2 ns 的時延?輸入輸出的顯示由單片機控制?圖1所示為多目標信號發(fā)生器產(chǎn)生一路模擬回波信號的結(jié)構(gòu)框圖,回波數(shù)據(jù)包含I?Q兩路數(shù)據(jù),系統(tǒng)中每路回波信號數(shù)據(jù)采用兩片雙口" title="雙口">雙口RAM進行存儲?將從雙DA輸出的各路模擬回波信號相加(I支路與I支路相加,Q支路與Q支路相加),然后進行正交調(diào)制得到毫米波雷達模擬器多目標中頻信號?整個系統(tǒng)結(jié)構(gòu)簡單?體積小?可靠性高??
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??? 回波信號包括目標信號?噪聲和雜波信號兩部分?利用回波數(shù)學方程考慮目標雜波特性以及隨機噪聲,產(chǎn)生運動目標的多普勒回波信號的數(shù)學方程為:?
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??? 其中fi=f0+iΔf,i=0,1,...,255;G1(t)為高斯白噪聲,G2(t)為雜波?高速DSP根據(jù)目標要求的信號幅度?多普勒頻率?信號所處的距離單元等計算所需目標信號數(shù)據(jù)?對噪聲的模擬,考慮到噪聲是由系統(tǒng)內(nèi)部產(chǎn)生,采用窄帶高斯白噪聲為模型?對雜波信號的模擬,由于雜波是系統(tǒng)外產(chǎn)生,分為地雜波?海雜波?氣象雜波等,其數(shù)學模型多種多樣,故把這部分作為可重加載模塊實現(xiàn)?對不同的雜波模型,以不同的程序塊實現(xiàn)?由DSP計算出的回波數(shù)字信號經(jīng)雙DA進行數(shù)模轉(zhuǎn)換,輸出模擬的回波基帶信號?DSP與雙DA間用雙口RAM接口,這樣可實現(xiàn)數(shù)據(jù)高速?可靠及靈活的調(diào)度?雙口RAM的地址信號由VIRTEX-II系列FPGA提供?設(shè)計中,將雙DA轉(zhuǎn)換時鐘之間應(yīng)用FPGA實現(xiàn)了0?2?4?6?8和10ns的可變時延差,因此雙DA輸出的兩路回波基帶信號之間相應(yīng)地產(chǎn)生了0?2?4?6?8和10ns的延時?從而達到了模擬出的兩路回波之間的延時范圍為0~10ns,目標之間達到0.3m的距離分辨率的設(shè)計要求??
2 多目標信號間高精度高可靠性延時的設(shè)計與實現(xiàn)?
??? 多目標信號各目標回波之間的距離體現(xiàn)在回波之間的時延上,多目標信號產(chǎn)生器的各回波之間的時延由FPGA產(chǎn)生?DSP將計算出的回波信號數(shù)據(jù)存儲在雙口RAM中,然后由雙DA讀出數(shù)據(jù)進行數(shù)模轉(zhuǎn)換輸出模擬的回波信號?FPGA需要為數(shù)據(jù)轉(zhuǎn)換提供時序控制信號?讀數(shù)據(jù)時的地址信號及雙DA的轉(zhuǎn)換時鐘信號等?將時鐘信號經(jīng)過FPGA進行精確的延時,延時后的信號作為雙口RAM讀出數(shù)據(jù)時地址發(fā)生器的時鐘信號,將延時后的信號與DSP提供給雙DA的初始化信號相與后提供給雙DA作為數(shù)據(jù)轉(zhuǎn)換時鐘??
??? 產(chǎn)生各目標回波間時延有多種方法,如采用分立元件實現(xiàn),但這種方法存在電路復雜?可靠性差等缺點?本文采用FPGA器件實現(xiàn)回波間高精度的延時具有電路簡單?功能強?修改方便和可靠性高等優(yōu)點?VIRTEX-II系列FPGA器件有4～12個數(shù)字時鐘管理器DCM,每個DCM都提供了應(yīng)用范圍廣?功能強大的時鐘管理功能?如時鐘去時滯?頻率合成及移相等[3]?它利用延時鎖定環(huán)DLL,消除時鐘焊盤和內(nèi)部時鐘引腳間的擺動,同時它還提供多種時鐘控制技術(shù),實現(xiàn)時鐘周期內(nèi)任意位置的精確相位控制,非常適合時序微調(diào)應(yīng)用,對設(shè)置和保持時序?qū)史浅ｊP(guān)鍵??
??? DCM相移具有可變相移和固定相移兩種模式?設(shè)計中,由于延時量由用戶外部輸入提供,故采用可變相移模式?在可變相移模式中,用戶可以動態(tài)地反復將相位向前或向后移動輸入時鐘周期的1/256?可變相移模式中,相移控制針如表1所示?當PSEN信號有效,則相移值可以由與相移時鐘PSCLK同步的PSINCDEC信號決定動態(tài)地增加或減少,本設(shè)計中相移時鐘由輸入時鐘提供?PSDONE 輸出信號與相移時鐘同步,它輸出一個相移時鐘周期的高電平表示相移已經(jīng)完成,同時表示一個新的相移可以開始?輸入時鐘經(jīng)過DCM移相電路移相后,得到所需延時之后的時鐘輸出?將該輸出時鐘作為雙口RAM讀出數(shù)據(jù)時地址發(fā)生器的觸發(fā)時鐘及雙DA進行數(shù)據(jù)轉(zhuǎn)換的時鐘輸入,便可以實現(xiàn)回波信號的精確延時??
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??? 如前所述,毫米波多目標信號產(chǎn)生的關(guān)鍵是實現(xiàn)回波信號之間極高的距離分辨率?本文采用FPGA提供精確時延實現(xiàn)多目標信號產(chǎn)生的方法,為系統(tǒng)調(diào)試提供了極為有效的手段?設(shè)計采用自頂向下的設(shè)計方法,采用硬件描述語言VHDL完成DCM移相?狀態(tài)機控制及參數(shù)輸入三大功能模塊的設(shè)計輸入?DCM的相移模式為可變相移模式?根據(jù)用戶輸入的所需延時量,在-64～+64之間取一個整數(shù)相移值[4],通過時鐘選擇器選擇用CLK0?CLK180實現(xiàn)0～10ns的多種時延???
??? DCM工作在可變相移模式,因此對其移相操作的控制相對復雜?數(shù)字電路常用的控制單元有狀態(tài)機及時序電路?狀態(tài)機實現(xiàn)控制等優(yōu)化設(shè)計?采用狀態(tài)機編輯器,用戶不用自己寫HDL代碼,只要輸入功能塊的狀態(tài)機圖表描述,編輯器就可以自動生成與此描述相對應(yīng)的HDL代碼,使設(shè)計變得異常靈活方便?狀態(tài)機的主要功能是產(chǎn)生DCM的PSEN輸入信號,控制DCM的相移操作,同時給出相移完成提示信號PSSUCCEED??
??? 狀態(tài)機如圖2所示,共有6個狀態(tài)?本系統(tǒng)狀態(tài)轉(zhuǎn)移與輸入時鐘同步?在系統(tǒng)復位后,狀態(tài)機進入初始狀態(tài)狀態(tài)1,用戶輸入所需要的相移量,給出開始相移信號后,狀態(tài)機接收到DCM鎖定及開始相移信號,便檢測輸入的相移量是否為0?如果為0,狀態(tài)機直接進入末狀態(tài);如果相移量不為0,則進入狀態(tài)2,并對PSEN賦一個相移時鐘周期的高電平,使DCM進行一次相移;當相移時鐘上升延到達,則無條件轉(zhuǎn)入狀態(tài)3,直到DCM的PSDONE輸出變?yōu)?,狀態(tài)3進入狀態(tài)4,并再給PSEN賦一個相移時鐘周期的高電平?相移時鐘上升延到達后,狀態(tài)4無條件轉(zhuǎn)入狀態(tài)5;如果相移未達到所需要的值,則狀態(tài)5進入狀態(tài)2,直到相移值達到所需的值后,狀態(tài)5進入末狀態(tài)6,PSSUCCEED輸出變?yōu)楦唠娖??
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3 仿真結(jié)果?
??? 設(shè)計中采用仿真工具ACTIVE-HDL 5.1軟件對系統(tǒng)進行功能仿真及布局布線之后的后仿真,圖3?圖4?圖5是使用該軟件對產(chǎn)生時鐘延時部分進行功能仿真的部分仿真結(jié)果?輸入時鐘CLK頻率為50MHz,其中RESET為系統(tǒng)復位信號,DELAYIN為需要的十六進制的延時輸入,START為啟動時鐘延時操作信號,CLKOUT為輸出時鐘,LOCKED為DCM鎖定信號,CLK0為DCM的CLK0輸出?PSSUCCEED輸出表示用戶所需要的延時操作已完成,高有效?當不對時鐘進行延時,則輸出時鐘沿完全與輸入時鐘沿同步,如圖3所示,顯示整個移相操作完成后,輸入輸出時鐘沿處在同一時間點1030ns處?圖4所示為對時鐘進行2ns延時的仿真結(jié)果,顯示整個移相操作完成后,輸入時鐘沿在4150ns處時,輸出時鐘沿在4152.053ns處,且輸出時鐘選擇CLK0?圖5所示為對時鐘進行6ns延時的仿真結(jié)果,顯示整個移相操作完成后,輸入時鐘沿在7150ns處時,輸出時鐘沿在7156.037ns處,且輸出時鐘選擇CLK180??
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??? 通過以上仿真結(jié)果證明這種方法能夠精確實現(xiàn)各種時延,其延時精確到了0.1ns?該延時體現(xiàn)在雙DA的轉(zhuǎn)換時鐘上,則由雙DA轉(zhuǎn)化得到的模擬信號之間也會相應(yīng)地產(chǎn)生各種時延?該多目標信號產(chǎn)生的設(shè)計方法已在實際雷達模擬器中得到應(yīng)用,此方法對于其它類似的應(yīng)用場合也具有很好的實際參考價值??
參考文獻?
1?[美] R.L. 米切爾著, 陳訓達譯. 雷達系統(tǒng)模擬[M]. 北京:?科學出版社, 1982?
2 [美]K.J.巴頓 J.C.威爾茨著,方再根,刁育才譯.毫米波系統(tǒng)[M].北京:國防工業(yè)出版社,1989?
3 Xlinx Company.Virtex-II Platform FPGA User Guide[Z].USA:?Xlinx Company, 2002?
4 Xlinx Company.Virtex-II Platform FPGA Datasheets[Z]. USA:?Xlinx Company, 2002