頭條 銀湖資本完成對Altera的51%股權收購 北京時間9月15日晚間，全球 FPGA 創新技術領導者 Altera 宣布，全球技術投資巨頭銀湖資本（Silver Lake）已完成對 Altera 51% 股權的收購，該股權原由英特爾公司持有。同時，英特爾將保留 Altera 49% 的股權，此舉也彰顯了雙方對 Altera 未來良好發展充滿信心。 最新資訊 教程：關于FPGA的46個基本概念你都知道嗎 建立時間是指觸發器的時鐘信號上升沿到來以前，數據穩定不變的時間。輸入信號應提前時鐘上升沿（如上升沿有效）T時間到達芯片，這個T就是建立時間-Setup TIme。如不滿足setup TIme，這個數據就不能被這一時鐘打入觸發器，只有在下一個時鐘上升沿，數據才能被打入觸發器。 發表于：12/23/2022 一種應用于機器學習的惡意網頁特征提取方法 基于機器學習的惡意網頁檢測技術進行研究。目前流行的“特征碼”“白名單”等方式，僅能夠檢測已知的惡意網頁；機器學習方法，能夠檢測出未知的惡意網頁，但在處理網頁特征時要面臨數據量大、復雜和繁瑣的問題。提出一種哈希壓縮的方法，用于處理網頁的特征數據。該方法在保證檢測模型的漏報率和誤報率下可實現將150萬的特征映射在2萬的特征空間內，對提取出的特征數據運用K折交叉驗證法訓練多個傳統機器學習模型和集成學習模型。并通過評估模型的檢測效果，篩選出表現最好的分類檢測模型。 發表于：12/20/2022 一類計算系統的MBSE建模方法 隨著社會各領域對于算力需求的快速增長，通過計算架構創新提升計算系統算力越來越收到重視。計算系統的研制是一項復雜的系統工程，計算架構的創新使得計算系統的復雜程度不斷增加，傳統的系統工程方法難以滿足系統研制需求。采用基于模型的系統工程(MBSE)方法對一類計算系統的建模方法進行了研究，提出了建模框架，建立了系統模型。運用此建模方法建立了某國產化計算系統模型，證明了建模方法的有效性，為下一步運用計算機仿真技術進行一類計算系統研制奠定了基礎。 發表于：12/20/2022 基于無人機平臺的動目標航跡模擬算法 測控設備是保障我國航天任務順利進行的必要手段。多年來測控技術人員在任務間隙，一直利用測控設備隨機的軟件模擬實戰任務以進行日常訓練。這種模擬方式一方面無法實現全系統的閉環模擬，另一方面需要系統的更新系統仿真軟件才可以實現新場景、新業務的模擬。通過引入無人機平臺配合載荷模塊這一概念，從坐標轉換的角度出發，在理論上推導了利用“無人機+載荷”實現動目標模擬的算法流程。通過算法仿真，證實了利用該算法流程實現真實彈道模擬的可行性。 發表于：12/20/2022 教程：關于FPGA上HBM 425GB/s內存帶寬的實測 本文是第一篇詳細介紹HBM在FPGA上性能實測結果的頂會論文（FCCM2020，Shuhai: Benchmarking High Bandwidth Memory on FPGAs），作者是浙江大學王則可博士！感謝王則可博士允許本公眾號轉載該論文的中文譯文。論文給出了FPGA上HBM可提供高達425GB/s內存帶寬的實測結果！結合前兩天，本公眾號轉發老石的文章，目前采用Chiplet技術的光口速率可以達到驚人的2Tbps。而本文介紹的同樣采用Chiplet技術的HBM，訪存帶寬高達425GB/s，那么采用這樣光口和緩存的網卡會是一種怎樣的高性能呢？對NIC或者Switch內部的總線帶寬又有怎樣的要求呢？我們期待著能夠用2Tbps接口和HBM技術的NIC或者Switch的出現。 發表于：12/20/2022 教程：FPGA對芯片有何影響 FPGA如何實現連接？ FPGA（現場可編程門陣列）自誕生以來就一直在沖擊著專用集成電路（ASIC，ApplicaTIon Specific Integrated Circuit）芯片界的神經。在20世紀80年代中期，RossFreeman和他的同事從Zilog手中購買了這項技術，并著手創辦了針對ASIC仿真和教育市場的Xilinx。（Zilog出自埃克森美孚石油公司，因為在20世紀70年代，人們已經開始擔心石油會在30年后枯竭，這一點在今天仍然適用）。同時，Altera也以類似的技術為核心成立。 發表于：12/20/2022 教程：基于FPGA的Sobel邊緣檢測工作原理 在本項目中，我們將研究如何使用 HLS 構建 Sobel 邊緣檢測 IP 核，然后將其包含在我們選擇的 Xilinx FPGA 中。 發表于：12/20/2022 教程：FPGA高速信號處理的片外靜態時序分析 在高速信號處理時的時許約束不僅僅包括片內時序約束，要想實現高速信號的有效傳輸就必須進行片外靜態時序分析。本文作為在高速信號處理時信號輸入輸出的理論參考，之所以說作為理論參考是因為由于高速信號處理，具體的一些參數無法實際計算出來，只能在理論參考的方向進行不斷嘗試。 發表于：12/20/2022 入門：FPGA知識匯集-FPGA時序基礎理論 對于系統設計工程師來說，時序問題在設計中是至關重要的，尤其是隨著時鐘頻率的提高，留給數據傳輸的有效讀寫窗口越來越小，要想在很短的時間限制里，讓數據信號從驅動端完整地傳送到接收端，就必須進行精確的時序計算和分析。同時，時序和信號完整性也是密不可分的，良好的信號質量是確保穩定的時序的關鍵，由于反射，串擾造成的信號質量問題都很可能帶來時序的偏移和紊亂。因此，對于一個信號完整性工程師來說，如果不懂得系統時序的理論，那肯定是不稱職的。本章我們就普通時序（共同時鐘）和源同步系統時序等方面對系統時序的基礎知識作一些簡單的介紹。 發表于：12/20/2022 教程：AMD-XilinxFPGA解決傳輸中的信號完整性方案 隨著數據帶寬需求的持續增長，數據傳輸從并行變成串行，收發器的速率越來越高，無論在單板內或者通過光纖和背板傳輸，都會帶來一系列信號完整性問題。信號完整性，是指系統電路在信號傳輸過程中保持信號時域和頻域特性的能力。如果信號經過信號線傳輸后依舊能保持其正確的功能特性，即信號在電路中能以正確的時序、幅度、相位等做出相應的動作，就表明該電路有較好的信號完整性。反之，就是信號完整性是有一定的問題的。信號完整性問題如何解決，如何保證誤碼率滿足協議要求，從芯片選型、電路設計，再到PCB Layout的全過程都需要考慮。 發表于：12/11/2022 ?…6789101112131415…?
