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基于FPGA的ZUC算法快速實(shí)現(xiàn)研究

祖沖之（ZUC）算法是我國(guó)自主研發(fā)的商用序列密碼算法，已被應(yīng)用于服務(wù)器實(shí)時(shí)運(yùn)算和大數(shù)據(jù)處理等復(fù)雜需求場(chǎng)景，ZUC的高速實(shí)現(xiàn)對(duì)于其應(yīng)用推廣具有重要的實(shí)用意義。基于此，針對(duì)ZUC適用環(huán)境的FPGA實(shí)現(xiàn)高性能要求，通過(guò)優(yōu)化模乘、模加等核心運(yùn)算，并采用流水化結(jié)構(gòu)設(shè)計(jì)，在FPGA硬件平臺(tái)上實(shí)現(xiàn)了ZUC算法。實(shí)驗(yàn)結(jié)果表明，ZUC算法核的數(shù)據(jù)吞吐量可達(dá)10.4 Gb/s，與現(xiàn)有研究成果相比，降低了關(guān)鍵路徑的延遲，提升了算法工作頻率，在吞吐量和硬件資源消耗方面實(shí)現(xiàn)了良好的平衡，為ZUC算法的高性能實(shí)現(xiàn)提供了新的解決方案。

Cirrus Logic、英特爾和微軟聯(lián)手推出全新參考設(shè)計(jì)

　　美國(guó)德克薩斯州奧斯汀，2024年2月22日-- Cirrus Logic （納斯達(dá)克代碼：CRUS）近日宣布與英特爾和微軟在全新的PC參考設(shè)計(jì)上進(jìn)行合作。該設(shè)計(jì)將采用Cirrus Logic的高性能音頻和電源技術(shù)以及英特爾即將推出的代碼為L(zhǎng)unar Lake的客戶端處理器。除了為筆記本電腦創(chuàng)造更豐富、更沉浸式的音頻體驗(yàn)外，此次合作還將減少發(fā)熱，延長(zhǎng)電池壽命，并實(shí)現(xiàn)更小、更輕薄的設(shè)計(jì)。

發(fā)表于：2/26/2024

道路平整度檢測(cè)多源數(shù)據(jù)高精度同步采集

隨著使用年限增加，道路出現(xiàn)了不平整等路面損壞情況，急需一種快速、有效的道路平整度檢測(cè)設(shè)備對(duì)道路進(jìn)行檢測(cè)。設(shè)計(jì)了一種道路平整度檢測(cè)多傳感器數(shù)據(jù)同步采集系統(tǒng)，以FPGA為控制核心，利用GPS輸出的NEMA數(shù)據(jù)和高穩(wěn)晶振建立高精度的時(shí)間基準(zhǔn)，采用A/D采樣的方式進(jìn)行同步數(shù)據(jù)采集。為提高系統(tǒng)的抗干擾能力和數(shù)據(jù)采樣的精度，傳感器信號(hào)調(diào)理電路采用差分放大和抗混疊濾波設(shè)計(jì)。實(shí)驗(yàn)結(jié)果表明，該系統(tǒng)完成了多傳感器數(shù)據(jù)高精度同步采集，時(shí)間同步精度為微秒級(jí)，能夠?yàn)樵u(píng)價(jià)路面平整度提供高精度原始數(shù)據(jù)，具有數(shù)據(jù)采樣精度高、穩(wěn)定性好、抗干擾能力強(qiáng)、成本低等優(yōu)點(diǎn)，已在武漢夕睿光電技術(shù)有限公司的道路檢測(cè)車上得到成功應(yīng)用。

發(fā)表于：2/21/2024

一種基于FPGA的eMMC壽命驗(yàn)證的方法

為滿足測(cè)試eMMC存儲(chǔ)顆粒的長(zhǎng)時(shí)間讀寫(xiě)性能要求，研究了一種基于FPGA的eMMC壽命驗(yàn)證方法。結(jié)合eMMC工作原理和High Speed DDR（雙倍率）總線模式，詳細(xì)設(shè)計(jì)出驗(yàn)證系統(tǒng)的核心組成部分。硬件采用FPGA（xc7a50tfgg484-1）芯片作為主控器，4片eMMC（FEMDRW064G-88A19）芯片作為驗(yàn)證對(duì)象。解析eMMC初始化配置方法，設(shè)計(jì)開(kāi)放式讀寫(xiě)模塊，配合eMMC監(jiān)控軟件控制指令，完成4片180 000次塊區(qū)域的循環(huán)讀寫(xiě)，測(cè)試結(jié)果全部通過(guò)，讀寫(xiě)均速達(dá)到31 MB/s。

發(fā)表于：2/21/2024

低成本慣性多冗余導(dǎo)航控制一體機(jī)設(shè)計(jì)

為了智能體的精確定位和定姿，實(shí)現(xiàn)其穩(wěn)定運(yùn)動(dòng)控制，設(shè)計(jì)了一種低成本多慣性冗余導(dǎo)航控制一體機(jī)，給出了設(shè)計(jì)方法。穩(wěn)壓電路的開(kāi)關(guān)電源MP2482DN和線性電源JW29300U-3.3V為一體機(jī)提供穩(wěn)定5 V和3.3 V的較大功率電源；控制器STM32H7的SPI采用星形拓?fù)淇偩€與3片六軸慣性芯片BMI088通信，2路TTL串口與差分衛(wèi)星定位板雙向通信，實(shí)現(xiàn)智能體定位和定姿；控制器STM32F4的CAN總線接口與智能體底盤雙向通信，實(shí)現(xiàn)其運(yùn)動(dòng)控制，1路TTL串口實(shí)現(xiàn)與控制器STM32H7的雙向通信；兩控制器的網(wǎng)絡(luò)接口與上位機(jī)組成無(wú)線局域網(wǎng)，實(shí)現(xiàn)數(shù)據(jù)交換和狀態(tài)監(jiān)控。整個(gè)系統(tǒng)具有功耗低、體積小、成本低、接口豐富的特點(diǎn)。

發(fā)表于：2/21/2024

基于FPGA的高速模數(shù)轉(zhuǎn)換器評(píng)估系統(tǒng)

設(shè)計(jì)并驗(yàn)證了一種基于現(xiàn)場(chǎng)可編程邏輯陣列（FPGA）的高速模數(shù)轉(zhuǎn)換器（ADC）評(píng)估系統(tǒng)。基于FPGA設(shè)計(jì)了底層邏輯，根據(jù)不同的測(cè)試指標(biāo)控制ADC的信號(hào)采集和數(shù)據(jù)轉(zhuǎn)換，將模擬輸入信號(hào)轉(zhuǎn)換為數(shù)據(jù)存儲(chǔ)到FPGA的分布式存儲(chǔ)器（Block RAM）中，通過(guò)用戶數(shù)據(jù)報(bào)協(xié)議（UDP）將數(shù)據(jù)傳輸?shù)诫娔X端的基于MATLAB開(kāi)發(fā)的上位機(jī)，由電腦中央處理器（CPU）負(fù)責(zé)處理計(jì)算數(shù)據(jù)并輸出測(cè)試結(jié)果到用戶界面上。以一款16位、采樣率100 MS/s的ADC為例，以該評(píng)估系統(tǒng)對(duì)ADC的各項(xiàng)參數(shù)指標(biāo)進(jìn)行測(cè)試和分析。實(shí)驗(yàn)結(jié)果表明，該系統(tǒng)可以實(shí)現(xiàn)高速、高精度ADC的測(cè)試和評(píng)估。

發(fā)表于：2/21/2024

一種基于異構(gòu)處理器的可動(dòng)態(tài)布署設(shè)計(jì)與實(shí)現(xiàn)

針對(duì)衛(wèi)星支持的多種生活服務(wù)需求實(shí)時(shí)切換、資源靈活智能調(diào)用需求，基于無(wú)線廣域信號(hào)服務(wù)異構(gòu)處理器，設(shè)計(jì)了一種即時(shí)高效、動(dòng)態(tài)切換部署處理器功能的方案。通過(guò)對(duì)大資源FPGA及多片8核DSP多種功能定制結(jié)合動(dòng)態(tài)部署設(shè)計(jì)，實(shí)現(xiàn)實(shí)時(shí)動(dòng)態(tài)可重構(gòu)處理器系統(tǒng)功能，將5種FPGA應(yīng)用結(jié)合2種DSP應(yīng)用程序動(dòng)態(tài)組合，配合各功能任務(wù)架構(gòu)需求重建控制、數(shù)據(jù)鏈路，完成多任務(wù)智能切換。

發(fā)表于：2/20/2024

工控網(wǎng)絡(luò)安全靶場(chǎng)異構(gòu)資源建模封裝技術(shù)研究

針對(duì)工控網(wǎng)絡(luò)安全靶場(chǎng)的異構(gòu)資源種類多、管控難的問(wèn)題，采用元建模的方式對(duì)各類試驗(yàn)資源進(jìn)行建模，分類并統(tǒng)一描述真實(shí)資源的功能、性能、接口、形態(tài)等屬性，建立與真實(shí)資源映射的模型，實(shí)現(xiàn)模型復(fù)用、快速重構(gòu)；分析資源的管控接口、采集接口和I/O接口，建立資源構(gòu)件化封裝規(guī)范，對(duì)各類資源進(jìn)行構(gòu)件化封裝，為工控網(wǎng)絡(luò)安全靶場(chǎng)資源的靈活配置、自動(dòng)管控提供技術(shù)支撐。通過(guò)軟件工具對(duì)資源建模封裝的方法進(jìn)行了驗(yàn)證。該研究的意義在于通過(guò)建模封裝技術(shù)，實(shí)現(xiàn)對(duì)資源的可視化操作和統(tǒng)一管理。

發(fā)表于：2/20/2024

基于流水線的RSA加密算法硬件實(shí)現(xiàn)

針對(duì)硬件實(shí)現(xiàn)高位RSA加密算法成本比較高的問(wèn)題，在傳統(tǒng)的基4蒙哥馬利（Montgomery）算法上進(jìn)行改進(jìn)。首先引入CSA加法器快速完成大數(shù)的加法計(jì)算；然后在后處理上做優(yōu)化，以減少每次蒙哥馬利計(jì)算的大數(shù)個(gè)數(shù)；最后在計(jì)算RSA加密算法時(shí)加入了流水線，在并行執(zhí)行RSA加密的條件下降低硬件資源的使用。在Xilinx XC7K410T系列的FPGA開(kāi)發(fā)板上的實(shí)驗(yàn)結(jié)果表明，在保證加密速率的前提下，改進(jìn)的RSA加密算法結(jié)構(gòu)使用的硬件資源是原來(lái)并行結(jié)構(gòu)的1/2，而且可以在更高的頻率下工作。

發(fā)表于：2/20/2024

基于FPGA的晶圓級(jí)芯片封裝圖像序列配準(zhǔn)方法的設(shè)計(jì)與實(shí)現(xiàn)*

針對(duì)未切割晶圓進(jìn)行封裝后的晶圓級(jí)芯片封裝（WLCSP），12英寸晶圓以1 μm物理分辨率進(jìn)行自動(dòng)光學(xué)檢測(cè)（AOI）面臨大幅面、高質(zhì)量成像和成像速度的技術(shù)挑戰(zhàn)。晶圓全局圖像需由多幅掃描生成的局部圖像序列拼接而成，為實(shí)現(xiàn)圖像序列的高質(zhì)量、高速配準(zhǔn)，在FPGA中采用OpenCL實(shí)現(xiàn)相位相關(guān)法進(jìn)行四鄰域棋盤配準(zhǔn)。首先在構(gòu)建二維FFT和互功率譜函數(shù)內(nèi)核的基礎(chǔ)上，采用雙端口緩存和行緩存的設(shè)備全局內(nèi)存對(duì)計(jì)算過(guò)程的頻譜數(shù)據(jù)進(jìn)行復(fù)用并應(yīng)用內(nèi)核通道級(jí)聯(lián)提高配準(zhǔn)速度，基于最小生成樹(shù)優(yōu)化配準(zhǔn)結(jié)果降低全局圖像坐標(biāo)計(jì)算的累積誤差，并經(jīng)實(shí)際掃描圖像驗(yàn)證配準(zhǔn)算法及加速性能。關(guān)鍵詞：晶圓級(jí)芯片封裝；圖像配準(zhǔn)；FPGA；OpenCL

發(fā)表于：1/26/2024

面向圖像語(yǔ)義分割的多類型卷積加速器設(shè)計(jì)

圖像語(yǔ)義分割網(wǎng)絡(luò)為了提升精度常采用結(jié)構(gòu)復(fù)雜的卷積層作為基礎(chǔ)的特征提取單元，這類卷積層存在的不同類型卷積增加了對(duì)網(wǎng)絡(luò)并行加速計(jì)算的難度。針對(duì)語(yǔ)義分割網(wǎng)絡(luò)不同類型的卷積的加速計(jì)算需求，提出一種基于FPGA的面向多類型卷積的并行計(jì)算加速器。首先對(duì)卷積的計(jì)算原理進(jìn)行分析，然后根據(jù)不同卷積類型的基本運(yùn)算原理構(gòu)建多乘法并行計(jì)算的處理單元，并通過(guò)多處理單元并行、數(shù)據(jù)重用以及PIPELINE方法對(duì)卷積進(jìn)行加速計(jì)算。實(shí)驗(yàn)結(jié)果表明，對(duì)于特定尺寸的特征圖，使用所提的卷積加速器設(shè)計(jì)方法最多可以達(dá)到113倍的速度提升。關(guān)鍵詞：圖像語(yǔ)義分割；多類型卷積；FPGA；計(jì)算加速

發(fā)表于：1/26/2024