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開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化

開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化

　　隨著工業(yè)領(lǐng)域向?qū)崿F(xiàn)工業(yè)4.0的目標(biāo)不斷邁進(jìn)，市場(chǎng)對(duì)具備彈性連接、低功耗、高性能和強(qiáng)大安全性的系統(tǒng)需求與日俱增。　　然而，實(shí)施數(shù)字化轉(zhuǎn)型并非總是一帆風(fēng)順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進(jìn)系統(tǒng)，同時(shí)應(yīng)對(duì)軟件孤島、互聯(lián)網(wǎng)時(shí)代前的老舊設(shè)備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對(duì)性地應(yīng)用高性能軟硬件的解決方案。

教程：如何利用FPGA硬件并行的優(yōu)勢(shì)設(shè)計(jì)高速高精度聲源定位系統(tǒng)

　　頻繁雜亂的鳴笛聲，不但給周邊居民的生活質(zhì)量造成很大影響，而且增加了駕駛員的疲勞，影響行駛安全，并使乘客和行人在出行時(shí)倍感煩躁不安。在大多數(shù)城市的道路上，時(shí)常出現(xiàn)禁止鳴笛的標(biāo)志，然而并不是所有人都能自覺(jué)地遵守規(guī)則，對(duì)鳴笛之人進(jìn)行適當(dāng)?shù)奶幜P是確保這項(xiàng)規(guī)定能夠順利實(shí)施的必要舉措。　　我們決定利用麥克風(fēng)陣列獲取聲音信號(hào)，使用 FPGA 技術(shù)計(jì)算聲音的位置，使用 OPENMV 實(shí)現(xiàn)圖像的抓拍，最終實(shí)現(xiàn)對(duì)鳴笛車輛的準(zhǔn)確定位。

發(fā)表于：10/24/2022

入門：FPGA基礎(chǔ)知識(shí)

　　FPGA全稱是Field-Programmable Gate Array，即現(xiàn)場(chǎng)可編程門陣列。

發(fā)表于：10/24/2022

入門：FPGA、CPLD工作原理與簡(jiǎn)介

　　可編程邏輯器件（Programmable Logic Device，PLD）起源于20世紀(jì)70年代，是在專用集成電路（ASIC）的基礎(chǔ)上發(fā)展起來(lái)的一種新型邏輯器件，是當(dāng)今數(shù)字系統(tǒng)設(shè)計(jì)的主要硬件平臺(tái)，其主要特點(diǎn)就是完全由用戶通過(guò)軟件進(jìn)行配置和編程，從而完成某種特定的功能，且可以反復(fù)擦寫。在修改和升級(jí)PLD時(shí)，不需額外地改變PCB電路板，只是在計(jì)算機(jī)上修改和更新程序，使硬件設(shè)計(jì)工作成為軟件開發(fā)工作，縮短了系統(tǒng)設(shè)計(jì)的周期，提高了實(shí)現(xiàn)的靈活性并降低了成本，因此獲得了廣大硬件工程師的青睞，形成了巨大的PLD產(chǎn)業(yè)規(guī)模。

發(fā)表于：10/24/2022

教程：基于FPGA實(shí)現(xiàn)多路UART/SPI通信系統(tǒng)

　　本次的設(shè)計(jì)為多路UART/SPI通信系統(tǒng)，可以實(shí)現(xiàn)一對(duì)多的通信。系統(tǒng)可以運(yùn)行在UART模式，也可以運(yùn)行在SPI模式。我選擇這一課題的原因主要是目前我所在的實(shí)驗(yàn)室需要寫基于UART的快速通信。這一課題既可以幫助我鞏固之前學(xué)習(xí)的知識(shí)，又可以為我后面的項(xiàng)目做準(zhǔn)備。在完成課題的過(guò)程中，主要用到了FPGA狀態(tài)機(jī)、總線等方面的知識(shí)。這一課題可以應(yīng)用在需要高速異步串行或同步串行通信的應(yīng)用場(chǎng)合，如實(shí)時(shí)控制、監(jiān)測(cè)等。

發(fā)表于：10/24/2022

教學(xué)：FPGA存儲(chǔ)單元的四種調(diào)用方法

什么是XPM？可能很多人沒(méi)聽過(guò)也沒(méi)用過(guò)，它的全稱是Xilinx Parameterized Macros，也就是Xilinx的參數(shù)化的宏，跟原語(yǔ)的例化和使用方式一樣。可以在Vivado中的Tools->Language Templates中查看都有哪些XPM可以例化。

發(fā)表于：10/21/2022

教學(xué)：基于Xilinx Zynq-7000系列XC7Z045/XC7Z100 SoC處理器設(shè)計(jì)

　　TL6678ZH-EVM開發(fā)板基于TI KeyStone架構(gòu)C6000系列TMS320C6678八核C66x定點(diǎn)/浮點(diǎn)DSP，以及Xilinx Zynq-7000系列XC7Z045/XC7Z100 SoC處理器設(shè)計(jì)。

發(fā)表于：10/21/2022

入門：FPGA內(nèi)部詳細(xì)架構(gòu)解析

FPGA 芯片整體架構(gòu)大體按照時(shí)鐘域劃分的，即根據(jù)不同的工藝、器件速度和對(duì)應(yīng)的時(shí)鐘進(jìn)行劃分。

發(fā)表于：10/21/2022

Linux教學(xué)——15張圖詳解四線制SPI通訊

15張圖詳解四線制SPI通訊

發(fā)表于：10/21/2022

不會(huì)用示波器的Verilog碼農(nóng)不是一個(gè)好碼農(nóng)（LVDS與SpaceWire接口）

在FPGA調(diào)試過(guò)程中，除了邏輯代碼本身的質(zhì)量之外，F(xiàn)PGA板子上PCB走線、接插件質(zhì)量等因素的影響也非常重要。在剛上板調(diào)試不順利的時(shí)候，不妨拿示波器看一下信號(hào)的質(zhì)量，比如時(shí)鐘信號(hào)的質(zhì)量、差分信號(hào)的質(zhì)量、高速串行信號(hào)的質(zhì)量等等，這是上板調(diào)試之前首先要做的一步。沒(méi)有高質(zhì)量的FPGA外圍管腳信號(hào)的輸入，再好的代碼風(fēng)格和規(guī)范都無(wú)濟(jì)于事。所以，調(diào)試FPGA之前一定要上示波器看一下關(guān)鍵信號(hào)的質(zhì)量。

發(fā)表于：10/21/2022

FPGA教學(xué)——FPGA雙向IO使用之三態(tài)門說(shuō)明

在FPGA設(shè)計(jì)中，雙向IO（輸入輸出引腳）是一個(gè)比較麻煩的東西，但是信號(hào)線用作總線等雙向數(shù)據(jù)傳輸時(shí)就要用到inout類型。

發(fā)表于：10/20/2022

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