頭條 銀湖資本完成對Altera的51%股權收購 北京時間9月15日晚間，全球 FPGA 創新技術領導者 Altera 宣布，全球技術投資巨頭銀湖資本（Silver Lake）已完成對 Altera 51% 股權的收購，該股權原由英特爾公司持有。同時，英特爾將保留 Altera 49% 的股權，此舉也彰顯了雙方對 Altera 未來良好發展充滿信心。 最新資訊 基于MPSoC的以太網接口設計與實現 研究了以太網在多核系統中的數據通訊，設計了以太網IP核到MPSoC網絡資源的硬件接口。闡述了設計中各模塊的實現功能和設計方法，通過仿真和FPGA驗證結果表明，以太網接口數據通訊具有實時和高吞吐率。實現了多核系統與網絡數據的信息傳遞，硬件設計結構簡單、性能穩定可靠。 發表于：3/15/2012 Cypress CY3280－22x45通用CapSense控制器開發方案 Cypress公司的CY3280－22x45汽車級PSoC可編程片上系統,包含多個可配置的模擬和數字邏輯模塊，以及可編程互連。PSoC采用功能強大的哈佛架構處理器,M8C處理器速度高達24MHz,8x8乘法器,32位累加器,可使用戶能夠根據每個應用的要求，來創建定制的外設配置,具有廣泛的應用。本文介紹了CY3280－22x45主要特性,方框圖以及通用CapSense控制器開發套件主要特性,電路圖,材料清單,PCB布局圖和元件分布圖. 發表于：3/15/2012 基于FPGA的數字秒表設計與仿真 數字集成電路作為當今信息時代的基石，不僅在信息處理、工業控制等生產領域得到普及應用，并且在人們的日常生活中也是隨處可見，極大的改變了人們的生活方式。面對如此巨大的市場，要求數字集成電路的設計周期盡可能短、實驗成本盡可能低，最好能在實驗室直接驗證設計的準確性和可行性，因而出現了現場可編程邏輯門陣列FPGA。 發表于：3/15/2012 基于DSP與CPLD的輸電線路局部氣象監測裝置系統 輸電線路的狀態直接決定著整個電網的安全穩定運行，輸電線路微氣象參數的實時監測能夠為電網正常調度、以及自然災害預測和控制提供必要的現場信息。輸電線路是電力系統的關鍵元件之一。為了安全、穩定地運行，調度系統往往會收集輸電線路的電氣參數和運行工況參數(如輸電線的型號、排列方式，以及其上的潮流分布信息等)，并進行適當的控制。 發表于：3/15/2012 FPGA大型設計應用的多時鐘設計策略闡述 利用FPGA實現大型設計時，可能需要FPGA具有以多個時鐘運行的多重數據通路，這種多時鐘FPGA設計必須特別小心，需要注意最大時鐘速率、抖動、最大時鐘數、異步時鐘設計和時鐘/數據關系。設計過程中最重要的一步是確定要用多少個不同的時鐘，以及如何進行布線，本文將對這些設計策略深入闡述。 發表于：3/15/2012 基于DSP和CPLD的低壓斷路器智能控制器的設計 本文詳細敘述了智能控制器系統各組成部分的設計過程，并給出了具體的電路圖。通過軟件與硬件系統測試表明，該智能控制器能夠較好地完成信號采集、無線通信和線路通斷控制功能。在后續的研究中，可采用嵌入式實時多任務操作系統μC／OS-Ⅱ作為系統軟件平臺，實現μC／OS-Ⅱ在F2812上的移植。 發表于：3/15/2012 FPGA仿真方法介紹及其仿真程序設計 交互式仿真方法：利用EDA工具的仿真器進行仿真，使用方便，但輸入輸出不便于記錄規檔，當輸入量較多時不便于觀察和比較。測試平臺法：為設計模塊專門設計的仿真程序，可以實現對被測模塊自動輸入測試矢量，并通過波形輸出文件記錄輸出，便于將仿真結果記錄歸檔和比較。 發表于：3/15/2012 基于FPGA的智能控制器設計及測試方法 由于FPGA在智能控制器方面的大量使用，設計后的測試便成了設計者在開發過程中必須重點考慮的問題，同時，一種好的測試方法不僅能及早發現設計中存在的問題，而且能提高設計的可靠性。目前基于VHDL描述的智能控制器測試一般是通過開環時序仿真來驗證其邏輯設計的正確性，而對于一些輸入激勵信號不固定或比較多的智能控制器來說，開環時序仿真并不能確切模擬控制器的激勵輸入信號。由此，本文在開環時序仿真的基礎上提出一種基于QuartusII、DSP Builder和Modelsim的閉環時序仿真測試方法，并借助于某一特定智能控制器的設計對該閉環測試方法進行了較為深入的研究。 發表于：3/14/2012 基于ASIC+FPGA的IPv6路由器PoS接口設計 提出IPv6路由器PoS接口的設計原則，給出基于PMC公司的PM5380型8×155Mbit/s電路和Xilinx公司VIRTEX-II PRO型大規模可編程器件的155Mbit/s PoS接口硬件設計與實現方案，并對其中關鍵的FPGA設計技術做了描述。 發表于：3/14/2012 基于FPGA的HDLC轉E1傳輸控制器的實現 通過對FPGA進行VHDL編程，實現了將速率為N×64Kbps (N=1~124)的HDLC數據按比特分接至M路(M=1~4)E1信道中傳輸,并充分利用E1奇幀的TS0時隙,為用戶提供12Kbps的同步數據傳輸通道,而且允許各路E1有64ms的時延。本文設計的HDLC轉E1傳輸控制器也可以作為其它協議轉換器的一個過渡橋梁。例如可以將10Base-T的以太網信號，先經過以太網轉HDLC協議控制器(如ADMtek公司生產的ADM6993芯片)，然后通過HDLC轉E1傳輸控制器，從而實現了Ethernet over TDM的功能。 發表于：3/14/2012 ?…300301302303304305306307308309…?
