| 基于Palladium AVIP的SoC驗證方案 | |
| 所屬分類：技術論文 | |
| 上傳者：aetmagazine | |
| 文檔大小：472 K | |
| 標簽： Emulator AVIP 仿真加速 | |
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| 文檔介紹：由于片上系統(tǒng)芯片(System on Chip，SoC)規(guī)模越來越大，軟件仿真速度在一些大的場景測試用例下已經很難滿足驗證計劃時間的要求。現場可編程門陣列(Field Programmable Gate Array，FPGA)原型驗證平臺容量的限制，以及需要修改時鐘樹等特性導致FPGA平臺并不適合做功耗/性能評估。基于Emulator平臺的仿真加速以及功耗/性能評估已經成為一種趨勢。可以使用Emulator的加速驗證知識產權(Accelerated Verification Intellectual Property，AVIP)替換軟件仿真用的驗證知識產權(Verification Intellectual Property，VIP)來做仿真加速。以及使用高級微控制器總線結構(Advanced Micro-controller Bus Architecture，AMBA) AVIP來模擬或者監(jiān)控總線的傳輸，結合其他工具可以用來做功能/功耗/性能相關的驗證工作，大大加速了芯片相關開發(fā)驗證的進程。基于移動行業(yè)處理器接口(Mobile Industry Processor Interface，MIPI) AVIP開發(fā)的用于驗證MIPI或使用MIPI來驗證內部圖像處理模塊的場景，達到了幾十倍的加速比，大大提升了仿真速度。使用AVIP來模擬以及監(jiān)控相關模塊的行為，可以比較方便快捷地得到功耗相關數據以及性能相關數據。對芯片的功能驗證，功耗/性能優(yōu)化起到了至關重要的作用。 | |
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