| 基于SiP封裝的DDR3時序仿真分析與優化 | |
| 所屬分類：技術論文 | |
| 上傳者：aetmagazine | |
| 文檔大小：1013 K | |
| 標簽： DDR3 系統級封裝(SiP) 時序仿真 | |
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| 文檔介紹：針對DDR3系統設計對時序要求的特殊性，對某一SiP(System in Package)中DDR3封裝和基板設計進行時序仿真和優化，通過仿真指導設計，提高SiP產品DDR3的設計成功率，減少設計周期。通過ANSYS SIwave軟件提取信號S參數，再經過Cadence SystemSI軟件搭建拓撲進行時序仿真分析，利用信號完整性相關理論，討論信號時序與波形的關系，結合版圖分析，給出實際的優化方案，并經過仿真迭代驗證，最終使所設計的DDR3滿足JEDEC協議中的時序要求。 | |
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