| 自適應(yīng)定階的快速Burg算法設(shè)計(jì)與FPGA實(shí)現(xiàn) | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：aetmagazine | |
| 文檔大小：885 K | |
| 標(biāo)簽： AR參數(shù)模型 Burg算法 快速Burg算法 | |
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| 文檔介紹：針對信號頻譜分析的實(shí)時性要求，設(shè)計(jì)了一種適用于短序列的自適應(yīng)定階的快速Burg算法硬件加速電路。以FPGA為平臺進(jìn)行實(shí)驗(yàn)，將快速Burg算法與最終預(yù)測誤差(Final Prediction Error，F(xiàn)PE)準(zhǔn)則結(jié)合可做到自回歸(Auto-Regressive，AR)參數(shù)自適應(yīng)定階。實(shí)現(xiàn)了靈活控制的并行二級流水線結(jié)構(gòu)和并行化計(jì)算單元，同時優(yōu)化了存儲單元，達(dá)到速度與面積的平衡。實(shí)驗(yàn)結(jié)果表明，該算法對短序列也能準(zhǔn)確地估計(jì)信號頻率，與Burg算法硬件實(shí)現(xiàn)方案的計(jì)算時間對比，該算法將運(yùn)算時間降低了75%，確實(shí)起到了加速作用，并且節(jié)省了內(nèi)存空間，符合設(shè)計(jì)要求。 | |
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