| 用多片F(xiàn)PGA進(jìn)行ASIC設(shè)計(jì)驗(yàn)證的分區(qū)和綜合技術(shù) | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：serena | |
| 文檔大小：256 K | |
| 標(biāo)簽： FPGA | |
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| 文檔介紹：在現(xiàn)在復(fù)雜的ASIC 設(shè)計(jì)中，校驗(yàn)（Verification）是最大的瓶頸。隨著先進(jìn)的半導(dǎo)體工藝技術(shù)不斷前 進(jìn)，隨之帶來(lái)的是ASIC 設(shè)計(jì)規(guī)模和設(shè)計(jì)復(fù)雜度的飛速增長(zhǎng)，這使得傳統(tǒng)的軟件仿真工具已經(jīng)無(wú)法完全解決 驗(yàn)證的問(wèn)題。而且隨著越來(lái)越多的需要處理大量實(shí)時(shí)數(shù)據(jù)的應(yīng)用（如視頻）出現(xiàn)，驗(yàn)證技術(shù)就要求能夠在 接近實(shí)時(shí)頻率的條件下進(jìn)行驗(yàn)證。現(xiàn)在越來(lái)越多的ASIC 設(shè)計(jì)者自己設(shè)計(jì)FPGA 驗(yàn)證板來(lái)進(jìn)行ASIC 設(shè)計(jì)驗(yàn) 證。用FPGA 驗(yàn)證ASIC 的好處是可以使軟件的開(kāi)發(fā)調(diào)試和ASIC 的開(kāi)發(fā)調(diào)試并行的進(jìn)行。 | |
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