| 采用一組RTL以及綜合時序約束完成功能等價的FPGA和ASIC | |
| 所屬分類：技術論文 | |
| 上傳者：serena | |
| 文檔大小：255 K | |
| 標簽： FPGA | |
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| 文檔介紹：設計第一代HardCopy ASIC產品的初衷是“加強”FPGA的查找表(LUT)結構，使用少量定制互聯層，通過直接連線(ASIC)互聯來替代可編程交換架構。FPGA原型中經過“強化”的其他邏輯模塊包括I/O、鎖相環(PLL)、存儲器以及串化器/解串器(SERDES)通道等，這些都原封不動地應用在HardCopy ASIC中。自從推出第一代器件后，Altera又推出了基于130-nm、90-nm和40-nm CMOS技術的后續HardCopy ASIC產品。HardCopy ASIC與邏輯門陣列技術有相似的地方，預先作好了部分公共“基本”邏輯。某一設計的投片會產生兩種金屬/兩種轉接層定制金屬層模板，由此定義了某種器件。然后，采用定制金屬模板來處理基本晶片，進行測試，裝配到與FPGA原型百分之百引腳兼容、基于相同硅片工藝的封裝中。 | |
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