針對FPGA優化的高分辨率時間數字轉換陣列電路
所屬分類：技術論文
上傳者：aet
文檔大小：308 K
標簽： FPGA
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文檔介紹：介紹一種針對FPGA優化的時間數字轉換陣列電路。利用FPGA片上鎖相環對全局時鐘進行倍頻與移相，通過時鐘狀態譯碼的方法解決了FPGA中延遲的不確定性問題，完成時間數字轉換的功能。在Altera公司的FPGA上驗證表明，本時間數字轉換陣列可達1.73 ns的時間分辨率。轉換陣列具有占用資源少，可重用性高，可以作為IP核方便地移植到其他設計中。
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