多項式擬合在log-add算法單元中的應用及其FPGA實現
所屬分類：技術論文
上傳者：aet
文檔大小：248 K
標簽： FPGA
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文檔介紹：綜合考慮面積和速度等因素，采用一次多項式擬合實現了簡單快速的log-add算法單元。實驗結果表明，在相同的精度要求下，其FPGA實現資源占用合理，硬件開銷好于其他次數的多項式擬合實現方案。
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