確定AD9548系統時鐘低環路帶寬應用中的最大容許頻率漂移速率
所屬分類：解決方案
上傳者：ADI
文檔大小：691 K
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文檔介紹：在大多數應用中，頻率源的穩定性(模擬PLL中的VCO或 AD9548中的系統時鐘)不是一個大問題，因為PLL控制環路通常會補償任何內在的頻率漂移。但在環路帶寬非常低的應用中，頻率漂移速率需要予以特別關注，因為當頻率漂移速率非常高時，環路可能無法以足夠快的速度做出響應并進行補償。
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