| 基于DSP Builder的JPEG靜態(tài)圖像壓縮算法的實(shí)現(xiàn) | |
| 所屬分類：參考設(shè)計(jì) | |
| 上傳者：aet | |
| 文檔大小：408 K | |
| 標(biāo)簽： FPGA | |
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| 文檔介紹：利用Altera公司提供的數(shù)字信號處理開發(fā)工具DSP Builder和現(xiàn)代DSP技術(shù)，在Matlab/Simulink環(huán)境中建立了JPEG算法模型，并進(jìn)行了仿真驗(yàn)證，最后將編譯代碼下載到硬件上進(jìn)行了在線調(diào)試。 | |
| 現(xiàn)在下載 | |
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