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艾德克斯IT-M7700系列在家電行業(yè)諧波模擬的應(yīng)用[電源技術(shù)][消費電子]

發(fā)表于：9/19/2019

ADC輸出處理千萬小心，“接地技術(shù)指南”奉上[模擬設(shè)計][工業(yè)自動化]

雖然很多轉(zhuǎn)換器具有三態(tài)輸出/輸入，但這些寄存器仍然在芯片上。它們使數(shù)據(jù)引腳信號能夠耦合到敏感區(qū)域，因而隔離緩沖區(qū)依然是一種良好的設(shè)計方式。某些情況下，甚至需要在模擬接地層上緊靠轉(zhuǎn)換器輸出提供額外的數(shù)據(jù)緩沖器，以提供更好的隔離。

發(fā)表于：9/19/2019

一種混合的單圖像去運動模糊方法[嵌入式技術(shù)][其他]

圖像的盲恢復(fù)一直是數(shù)字圖像處理領(lǐng)域的難點，對運動模糊圖像的復(fù)原進(jìn)行研究，提出了一種混合的單圖像去運動模糊方法。首先估計PSF，然后利用PSF和原始模糊圖像評估潛像，并對邊緣恢復(fù)、模糊核估計和反卷積進(jìn)行多次迭代，采用自適應(yīng)非盲反卷積方法得到高質(zhì)量的去模糊圖像。最后，與維納濾波、露西-理查德森這兩種經(jīng)典算法的實驗效果進(jìn)行比較。實驗結(jié)果表明，本算法保持細(xì)節(jié)的能力強，去模糊效果更好。

發(fā)表于：9/18/2019

基于Laplacian算法的水下偏振圖像復(fù)原[嵌入式技術(shù)][工業(yè)自動化]

為了解決船舶航行過程中水下圖像質(zhì)量退化的問題，開展了基于偏振成像的圖像對比度提高技術(shù)和圖像增強算法的研究。該技術(shù)中提出了基于偏振信息將不同角度的融合圖像分解為多尺度的金字塔圖像序列，通過高斯卷積和Laplacian Pyramid算法進(jìn)行圖像融合，結(jié)合權(quán)重融合系數(shù)算法實現(xiàn)對偏振圖像的細(xì)節(jié)特征增強處理；并與小波變換圖像融合算法進(jìn)行對比，可以得出該算法明顯改善了水下圖像的SNR值和SSIM值。實驗表明，該水下偏振系統(tǒng)在衰減系數(shù)為2.1的海水環(huán)境中，水下成像距離達(dá)到6 m，能清晰識別水中物體及其特征識別，且系統(tǒng)運行穩(wěn)定。

發(fā)表于：9/18/2019

基于指紋量化的改進(jìn)加權(quán)質(zhì)心定位算法[通信與網(wǎng)絡(luò)][通信網(wǎng)絡(luò)]

針對室內(nèi)人員定位信號存在干擾大、定位精度低的問題，提出一種基于指紋量化的改進(jìn)加權(quán)質(zhì)心定位算法。該算法在ZigBee通信環(huán)境下采集實際測量值建立指紋數(shù)據(jù)庫，在量化域內(nèi)根據(jù)未知節(jié)點接收到的RSSI值進(jìn)行量化，獲得量化距離及量化RSSI值，將量化距離以及產(chǎn)生的量化誤差作為權(quán)值參數(shù)，進(jìn)一步利用改進(jìn)的交集三角形加權(quán)質(zhì)心算法對未知節(jié)點進(jìn)行定位。實驗結(jié)果表明，該算法可以有效避免因信號衰減嚴(yán)重而造成的理論誤差問題，提高了定位精度。

發(fā)表于：9/17/2019

基于YunSDR-Y450的BRNs網(wǎng)絡(luò)路由協(xié)議實現(xiàn)[通信與網(wǎng)絡(luò)][通信網(wǎng)絡(luò)]

阻繼網(wǎng)絡(luò)(Barrage Relay Networks，BRNs)是針對戰(zhàn)術(shù)互聯(lián)網(wǎng)提出的一種多跳自組織的新型網(wǎng)絡(luò)路由協(xié)議。該協(xié)議利用無線網(wǎng)絡(luò)的廣播特性實現(xiàn)路由與數(shù)據(jù)傳輸，具有低開銷、低時延和高魯棒性的特點，可適應(yīng)復(fù)雜多變的網(wǎng)絡(luò)環(huán)境。基于YunSDR-Y450射頻通信硬件完成了路由協(xié)議開發(fā)與測試。該實現(xiàn)方案以時分多址技術(shù)與自主協(xié)同技術(shù)為前提，通過傳輸路由控制消息（請求與回復(fù)）完成受控攔截區(qū)域的建立。節(jié)點對路由控制消息中的關(guān)鍵值進(jìn)行處理，再判定本地在受控攔截區(qū)域中的傳輸屬性，從而完成路由過程。消息在受控攔截區(qū)域中可以進(jìn)行快速傳輸，其時延主要依賴物理傳輸速度。

發(fā)表于：9/17/2019

基于NFC的嵌入式系統(tǒng)自檢[嵌入式技術(shù)][其他]

今天，電子產(chǎn)品堪稱無處不在，不管是汽車、白色家電，還是娛樂設(shè)備、可穿戴設(shè)備，都已融入我們生活的方方方面。電子系統(tǒng)的快速普及應(yīng)用，歸功于大規(guī)模集成電子器件的出現(xiàn)，例如，非常復(fù)雜的計算密集型微控制器和SoC（系統(tǒng)芯片）。今天，隨著白色家電和電子產(chǎn)品設(shè)計日益復(fù)雜，設(shè)計師不得不開始關(guān)注產(chǎn)品的易用性和排障的便利性。

發(fā)表于：9/16/2019

旋轉(zhuǎn)環(huán)境下基于FPGA的多通道數(shù)據(jù)采集系統(tǒng)設(shè)計[可編程邏輯][工業(yè)自動化]

為了滿足某大型旋轉(zhuǎn)機械設(shè)備在監(jiān)測過程中實時性高精度多通道的采集需求，提出了一種基于FPGA的多通道振動信號采集檢測系統(tǒng)的設(shè)計方案。系統(tǒng)采用主/從式FPGA架構(gòu)，在強噪聲環(huán)境下實現(xiàn)了采樣頻率為100 kHz的128通道并行實時數(shù)據(jù)采集功能。然后通過設(shè)計一種參數(shù)可調(diào)的隨機共振信號檢測系統(tǒng)，提高了信號信噪比，增強了系統(tǒng)在旋轉(zhuǎn)環(huán)境下檢測的準(zhǔn)確性。經(jīng)測試驗證，該系統(tǒng)具有良好的實時性、穩(wěn)定性和有效性。

發(fā)表于：9/16/2019

基于SPCB的處理器直連低延時PCS的設(shè)計實現(xiàn)[通信與網(wǎng)絡(luò)][其他]

SERDES(串行解串)技術(shù)因其傳輸速率高、抗干擾能力強等優(yōu)點已成為主流的高速接口物理層規(guī)范。但由于上層PCS（物理編碼子層）需設(shè)置彈性緩沖、編解碼等功能，導(dǎo)致系統(tǒng)傳輸延時較高，無法直接應(yīng)用于處理器直連等延遲敏感應(yīng)用領(lǐng)域。介紹了一種基于同源相位補償緩沖(Synchronous Phase Compensation Buffer，SPCB)的PCS架構(gòu)的設(shè)計實現(xiàn)，可應(yīng)用于延時敏感的SERDES接口傳輸系統(tǒng)。該架構(gòu)具有高吞吐率和超低延時的特點，通過定制的SPCB，單通道32 Gb/s時，發(fā)送與接收通路傳輸延時為10 ns左右，約為業(yè)界典型PCS方案的一半，達(dá)到Intel與AMD并行CPU直連接口（QPI和HT）的延時水平。該PCS架構(gòu)可通過28 nm/16 nm/7 nm工藝物理實現(xiàn)，已應(yīng)用于多款國產(chǎn)處理器直連接口。

發(fā)表于：9/15/2019

基于FPGA的便攜式多路高精度采集系統(tǒng)設(shè)計[可編程邏輯][工業(yè)自動化]

為滿足對旋翼槳葉表面多測點靈敏氣壓傳感器信號的高速、并行、高精度數(shù)據(jù)采集，同時具備程控增益放大、抗混疊濾波等功能，設(shè)計了一種以FPGA作為核心控制單元的便攜式多路高精度前置采集系統(tǒng)。待測信號先由信號調(diào)理和濾波模塊處理，以提升信號質(zhì)量，然后經(jīng)過ADC采樣模塊采集，最后通過SPI總線將采集數(shù)據(jù)實時傳送至主控板卡分析處理，實現(xiàn)多路信號同步高精度采集。測試結(jié)果表明，該系統(tǒng)性能穩(wěn)定，在干擾較大的環(huán)境下，小信號采集幅度精度達(dá)0.1%，無雜散動態(tài)范圍達(dá)60 dBc。系統(tǒng)采用便攜化設(shè)計，體積小，成本低，擴展性強，具有很好的應(yīng)用價值。

發(fā)表于：9/12/2019

高速PCB電路電源完整性仿真分析[電源技術(shù)][其他]

針對日益復(fù)雜的高速印制電路板(Printed Circuit Board，PCB)電源電壓波動問題，提出一種基于電源分配網(wǎng)絡(luò)(Power Distribution Network，PDN)與目標(biāo)阻抗協(xié)同仿真設(shè)計的方法，對1.15 V電源網(wǎng)絡(luò)的電源完整性(Power Integrity，PI)進(jìn)行研究。主要涉及兩個方面：(1)直流分析，通過加寬覆銅面積、減少回流路徑等措施使1.15 V電壓降從9 mV跌落至2.5 mV、溫度從1.3 ℃降至0.1 ℃、直流電流密度從91.340 3 A/mm2降至82.393 5 A/mm2；(2)交流分析，從諧振分布和PDN輸入阻抗分析，在987.34 MHz諧振點處添加22 μF去耦電容，搭建去耦網(wǎng)絡(luò)去除風(fēng)險點。仿真結(jié)果表明該方法有效地減少了高速PCB電路潛在的電壓波動和目標(biāo)阻抗不匹配的風(fēng)險，從而提高了電源系統(tǒng)穩(wěn)定性和可靠性。

發(fā)表于：9/12/2019

為快速增長的網(wǎng)絡(luò)邊緣人工智能應(yīng)用提供更高性能的解決方案[嵌入式技術(shù)][消費電子]

存在檢測和對象計數(shù)等網(wǎng)絡(luò)邊緣人工智能應(yīng)用越來越受歡迎，但設(shè)計人員越來越多地要求在不影響性能的情況下實現(xiàn)低功耗和小尺寸的網(wǎng)絡(luò)邊緣人工智能解決方案。萊迪思的sensAI技術(shù)集合的最新版本，適用于ECP5和iCE40 UltraPlus FPGA，為設(shè)計人員提供了在網(wǎng)絡(luò)邊緣實現(xiàn)低功耗、高性能AI所需的硬件平臺、IP、軟件工具、參考設(shè)計和設(shè)計服務(wù)。

發(fā)表于：9/11/2019

一款6.4 ppm/℃的低功耗帶隙基準(zhǔn)設(shè)計[模擬設(shè)計][其他]

設(shè)計了一款低功耗帶隙基準(zhǔn)，通過引入在溫度超過某一溫度之后的漸變阻抗，改善了帶隙基準(zhǔn)的溫漂值，同時對傳統(tǒng)的帶有運放的帶隙做出了改進(jìn)，設(shè)計了一款低功耗的結(jié)構(gòu)。仿真結(jié)果表明，在電源5 V供電情況下，總體功耗為1.2 μW，在溫度范圍-40 ℃~150 ℃，溫漂為6.40 ppm/℃。

發(fā)表于：9/11/2019

面向CGRCA配置比特流的硬件木馬攻擊防護(hù)方法[通信與網(wǎng)絡(luò)][信息安全]

針對可重構(gòu)設(shè)備配置比特流易遭受硬件木馬攻擊的問題，提出了基于認(rèn)證加密硬件安全引擎的防護(hù)方法。首先，通過研究CGRCA的結(jié)構(gòu)及配置過程，詳細(xì)分析了系統(tǒng)面臨的安全威脅，并給出面向未加密原始配置流的硬件木馬攻擊流程和植入方法。針對該攻擊流程，研究提出基于改進(jìn)CCM認(rèn)證加密機制的防護(hù)方法，該方法對原始配置流進(jìn)行部分加密和認(rèn)證，硬件層面采用資源復(fù)用的雙安全引擎進(jìn)行解密和認(rèn)證，確保配置比特流的完整性和真實性。仿真實驗證明，該防護(hù)方法能以較小的面積和時間開銷，抵御面向配置流的潛在硬件木馬攻擊威脅，實現(xiàn)對配置比特流的保護(hù)。

發(fā)表于：9/11/2019

一種極低IO帶寬需求的大維度矩陣鏈?zhǔn)骄仃嚦朔ㄆ髟O(shè)計[模擬設(shè)計][其他]

大維度矩陣乘法常采用子矩陣分塊法實現(xiàn)，子矩陣的最大規(guī)模決定了整個矩陣乘法執(zhí)行速度。針對經(jīng)典脈動結(jié)構(gòu)直接處理的矩陣規(guī)模受IO帶寬限制嚴(yán)重的問題，提出了一種極低IO帶寬需求的大維度矩陣鏈?zhǔn)匠朔ㄆ鹘Y(jié)構(gòu)，并完成了硬件設(shè)計實現(xiàn)與性能驗證工作。主要工作如下：(1)優(yōu)化了矩陣乘法的數(shù)據(jù)組織，實現(xiàn)輸入矩陣規(guī)模與IO帶寬無關(guān)，能夠最大限度地利用器件內(nèi)部邏輯和存儲資源；(2)根據(jù)優(yōu)化后數(shù)據(jù)組織形式設(shè)計了鏈?zhǔn)匠朔ㄆ饔布瑢崿F(xiàn)源數(shù)據(jù)計算和傳輸重疊操作；(3)增強乘法器對矩陣規(guī)模的適應(yīng)性，所設(shè)計的鏈?zhǔn)匠朔ㄆ骺蓪崟r配置為多條獨立鏈，并行多組運算；(4)在Xilinx C7V2000T FPGA芯片上完成不同種規(guī)模的鏈?zhǔn)匠朔ㄆ饔布崿F(xiàn)和性能測試工作，在該芯片上本文提出的鏈?zhǔn)匠朔ㄆ髯疃嘀С?00個運算單元，是經(jīng)典脈動結(jié)構(gòu)規(guī)模的8倍；在相同運算器個數(shù)下，本文提出的鏈?zhǔn)匠朔ㄆ髦皇褂媒?jīng)典脈動結(jié)構(gòu)運算1/8的IO帶寬即獲得相等性能。

發(fā)表于：9/10/2019