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使用有安全保障的閃存存儲構建安全的汽車系統

使用有安全保障的閃存存儲構建安全的汽車系統

在現代汽車嵌入式系統中，高度安全的數據存儲是必不可少的，尤其是在面對日益高明的網絡攻擊時。本文將介紹設計師正確使用閃存的步驟。

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基于多層感知機代理模式的地球系統模式物理參數優化方法[嵌入式技術][其他]

地球系統模式中物理參數的不確性會對氣候模擬的精度產生巨大的影響，優化物理參數對提高氣候預測的準確性至關重要。通常在地球系統模式的參數優化中有多個目標需要同時優化，然而目前常用的進化多目標算法在地球系統模式上使用需要極高的計算代價，因此提出了一種基于多層感知機(MLP)神經網路的多目標代理模式參數優化方法MO-ANN。此方法利用多層感知機建立代理模式，用代理模式來預估候選采樣點的優劣，提高了多目標優化的精度和收斂性。在復雜數學函數和單柱大氣模式上的對比實驗表明，MO-ANN優化算法相對于進化多目標算法具有明顯優勢，特別是在熱帶暖池-國際云實驗的單柱大氣模式中，MO-ANN收斂速度可相對NSGAIII提升5倍以上。

發表于：8/19/2019

基于圖像處理的疲勞駕駛預警研究[嵌入式技術][汽車電子]

基于圖像處理知識對疲勞駕駛檢測系統進行研究。在構建人臉相關數據庫后，主要的疲勞相關信息通過混合模型算法進行獲取。首先對圖片進行一定的預處理，增加圖像增強模塊消除實際的光照干擾。采用基于AdaBoost的人臉檢測算法為核心檢測方法，對人臉的定位以駕駛員眼部特征為關鍵部位。采用人眼變化曲線分析法與PERCLOS準則相結合的判定方法進行疲勞判定。針對不同需要和特性對疲勞駕駛預警進行優化。實驗通過模擬測試驗證了關鍵點定位算法的可實現性與準確性，并驗證實際的疲勞測試具有較好的可靠性。

發表于：8/19/2019

三路帶通混疊信號數字接收機設計[通信與網絡][通信網絡]

為解決三路帶通信號混疊問題，提出了一種延時可調的三階帶通采樣結構，通過設計數字抗混疊濾波器，可實現對三路帶通信號的無混疊接收。給出了仿真實現結果，并對信號進行重構，分析了抗混疊性能，三路帶通信號經過抗混疊濾波器后，信號輸出信噪比可在28 dB以上。該方法解決了帶通采樣中多信號混疊問題，增加了采樣頻率選擇范圍，可以減少硬件負擔，提高了軟件無線電的靈活性。

發表于：8/17/2019

基于近場測試的自參考算法[測試測量][工業自動化]

對于集成度高的天線，必須采用一定的算法才能實現對各個通道的幅度和相位信息準確有效的檢測，而現有常見的算法（包括近場校準、FFT算法等）都需要獲得相位信息，因此需要天線對測試提供參考通道。這與天線高集成度相悖，也對天線的設計，特別是共形天線的設計提出了更高要求。為解決傳統算法依賴參考通道提供參考相位的問題，并針對高集成度天線常用的近場掃描測試系統，設計了自參考算法的解決方案并進行驗證。試驗表明，采用自參考測試算法進行近場測試的測試結果與傳統帶獨立參考通道的近場測量系統測試結果高度吻合。此外，采用自參考測試算法，不需要單獨的參考通道，適用于高集成一體化天線的近場測試，對于已裝機的天線現場測試排故具有重要意義。

發表于：8/17/2019

高壓電力廊道巡檢機器人控制系統研究[電源技術][工業自動化]

定期巡檢是保障高壓電力廊道正常生產、安全運行的重要工作。針對電力廊道空間大、內部環境復雜、空氣濕度大以及含可燃性氣體的問題，設計了一種多傳感器、可遠程操控的智能巡檢機器人，克服了時間和環境的約束，保障了巡檢結果的準確性。經測試表明，該巡檢機器人既可以完成巡檢任務，還具有適應性強、可靠性高、控制靈活且抗干擾性高等優點。

發表于：8/16/2019

單兵便攜式水下綜合信息系統設計與實現[測試測量][其他]

針對蛙人特種部隊、潛水員等水下作戰、作業需求，研發了小型化、一體化、數字化、模塊化、低功耗、便攜式的綜合信息系統。該系統集定位導航、水下通信、探測成像等功能于一體，可有效解決單兵水下面臨的看、聽、說、行等難題，在軍用和民用方面都具有廣闊應用前景。

發表于：8/16/2019

慣性導航系統中浮點計算加速單元設計[模擬設計][汽車電子]

石英振梁加速度計采用頻率輸出的形式表示加速度，在慣性導航系統中，需要將頻率值轉換為加速度值，再進行姿態解算。采用軟件方法進行浮點計算，需要耗費CPU大量的計算能力。為了優化頻率轉換的計算速度，設計一種面向頻率轉換應用的浮點計算加速單元，并基于FPGA進行了實現與驗證。結果表明，系統從數據采樣到頻率轉換，然后將頻率值轉換成加速度進行姿態解算，陀螺儀測得的角速度進行積分，最后完成數據融合，使用本文設計的浮點加速單元來實現頻率轉換，速度提高了2倍。

發表于：8/15/2019

基于Kogge-Stone加法器改進的雙域模乘器[模擬設計][其他]

模乘作為橢圓曲線公鑰密碼算法的核心運算，調用頻率最高，提高其運算速度對于提高橢圓曲線密碼處理器的性能具有重要意義。基于Kogge-Stone加法結構，結合可重構技術，實現一種能夠同時支持素數域GF(p)和二元域GF(2m)上模乘運算的雙域模乘器，并對模塊進行合理復用，節省硬件資源。用Verilog VHDL語言對該模乘器進行RTL級描述，并采用0.18 μm CMOS工藝標準單元庫進行邏輯綜合。實驗結果表明，該雙域模乘器的最大時鐘頻率為476 MHz，占用硬件資源66 518 gates，實現256位的模乘運算僅需0.27 μs。

發表于：8/15/2019

一種基于可變相位累加器的全數字鎖相環[EDA與制造][工業自動化]

提出了一種具有可變相位累加器電路結構的新型全數字鎖相環。采用EDA技術完成了對該系統的設計，利用ModelSim軟件對所設計的電路進行了系統仿真實驗，并進行了硬件實驗驗證。實驗結果表明，含有可變相位累加器構成的全數字鎖相環可拓展系統環路的鎖相范圍，提高鎖相頻率，降低系統總功耗，并且不會增加FPGA芯片內部的邏輯資源。由于該鎖相環內部信號的傳遞是并行傳輸，故可大大提高系統的鎖相速度。該鎖相環能夠作為功能模塊嵌入進電子系統芯片中，可廣泛應用于通信、電子測量和自動控制等領域。

發表于：8/14/2019

基于APD的2.5D封裝中介層自動化設計[EDA與制造][工業自動化]

由于高帶寬存儲器（High Bandwidth Memory，HBM）的高帶寬特性，在2.5D封裝中介層（Interposer）的版圖設計過程中存在大量HBM接口的連線需要手動完成。介紹了如何使用SKILL語言在Allegro封裝設計工具 (Allegro Package Design，APD) 中實現HBM接口的自動布線，將原來的手動布線時間從2周縮短到10 min，大大壓縮設計周期。

發表于：8/14/2019

行為級模型功能比對驗證的自動方法學[模擬設計][其他]

在混合信號芯片設計領域，Verilog/Systemverilog/VHDL等行為級模型被廣泛應用于描述模擬和混合信號模塊的電路特性，用以幫助實現更快速全面的全芯片功能驗證。為了保證正確、有效和全面的全芯片功能驗證，電路模塊的行為級模型和晶體管級設計之間的功能比對驗證(Behavior vs.Schematic，BVS)非常關鍵。在此之前，利用現有的EDA工具，只能進行邏輯狀態的BVS矢量檢查，而不能進行實數類型的矢量檢查。為了更好地描述模擬和混合信號模塊的行為特性，采用了Wreal模型和SV-UDT(Systemverilog-User Defined Type), 因此對EDA工具提出了新的要求，需要其支持實數類型的矢量檢查。本文描述了一種行為級模型功能比對驗證的自動方法學，基于Cadence XPS仿真器的矢量檢查功能，可以同時實現邏輯狀態和實數類型的自動比對檢查。實數類型矢量檢查是向EDA供應商Cadence提出的一種新的概念和需求，且已經在XPS仿真器中成功實現。

發表于：8/13/2019

基于硬件加速器的高性能芯片仿真與驗證[可編程邏輯][通信網絡]

展示了一款高性能無線局域網芯片采用硬件仿真加速器進行全芯片仿真與驗證的工作。該芯片采用了4發4收多天線、256QAM等技術，最高可以實現1.2 Gb/s的數據吞吐率。由于該芯片設計復雜，規模龐大，只使用傳統的軟件模擬和FPGA仿真難以實現芯片錯誤的快速定位與解決。在此情況下，使用硬件仿真加速器Palladium XP提供的全電路仿真方式(In-Circuit Emulation mode，ICE mode)成為了更為有效的方式。在實際應用中一個1 000幀的測試用例可以在20 min內完成，相比傳統的軟件模擬提高了400倍以上的效率，相比FPGA原型系統驗證則能夠提供所有所需要的波形供下載分析。該方法大大加快了復雜芯片的設計效率。

發表于：8/13/2019

基于 PXI 的測試平臺的儀器認證策略[測試測量][汽車電子]

模塊化平臺提供與機架和臺式儀器相同的功能，且占地面積更小，成本更低。因此，當今在軍事 - 航空和商業應用中，大多數自動測試系統均采用模塊化架構。圖1展示的是典型的模塊化架構，其中包括模塊化儀器，嵌入式或外部控制器，控制總線以及用于模塊間控制和觸發的觸發/本地總線。多年來，出現了幾種架構，包括Standard Bus，GTXI，SCXI以及其他架構等。本文主要針對的是PXI和VXI平臺。

發表于：8/12/2019

鰭式場效應晶體管結合自熱效應的電遷移分析[電源技術][其他]

在先進工藝節點下，鰭式場效應晶體管(FinFET)工藝相對于平面技術提供了在功耗、性能與面積上的優勢。但相對地，FinFET也會引起局部晶體管電流密度的驟增的問題，這也意味著信號線和電源地網絡的金屬電遷移可靠性會受到更大的沖擊。隨著FinFET的熱分布對互聯金屬線的溫度影響上升，電遷移失效概率上升的次級效應也由之產生。如今，熱效應的影響已經成為了廣大設計公司不得不考慮的因素之一，在生產商的引導之下，Cadence Voltus提供了針對熱效應帶來影響的精準、強大并且靈活的解決方案。基于此點對高平均翻轉率的芯片進行熱效應影響的檢查與分析，并且對電源的結構規劃和設計的物理實現進行改進。

發表于：8/12/2019

基于Innovus提升芯片性能的物理實現方法[模擬設計][其他]

對于規模日益增大，工作頻率不斷增加的高性能芯片設計，性能一直是物理設計的重點和難點。緩沖器的插入是為了最小化信號線延時，進而優化時序，提升性能。描述了使用Cadence Innovus工具建立物理設計流程，減少各步驟間的偏差。同時在此流程的基礎上提出二次布局優化方法，在16 nm下，通過一個高性能芯片設計驗證了該流程與方法，實例結果表明，設計性能得到很大改善，其中時序優化達85.07%，該流程及方法可有效提升高性能芯片性能。

發表于：8/12/2019

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