摘要：針對跳頻通信系統有固有噪聲的特點，結合DDS+DPLL高分辨率、高頻率捷變速度的優點，并采用Altera公司的Quartus-Ⅱ_10．1軟件進行設計綜合，提出了一種新型的跳頻信號源。結果表明，該設計中DPLL時鐘可達到120 MHz，性能較高，而僅使用了30個LUT和18個觸發器，占用資源很少。
關鍵詞：數字鑒相器；濾波器；數控振蕩器；DPLL
0 引言
軍事通信中，常采用跳頻技術來實現通信信息的保密和抗干擾，尤其是應用在通信系統中抗跟蹤式干擾方面，它是電子對抗中非常重要的一個研究課題。
最初的頻率綜合器全由模擬電路實現，由于模擬電路存在溫度漂移、電網電壓等缺點，給系統的同步帶來困難。隨著大規模、超大規模數字集成電路的發展，在部分應用領域，數字頻率綜合器逐漸取代了模擬頻率綜合器。近年來隨著FPGA和CPLD技術的迅猛發展，數字頻率綜合器的實現方式和工作速度都到了本質的改進和提高，可以說數字頻率綜合器是隨著FPGA的發展而發展起來的。
1 各個功能模塊的組成原理與實現
1．1 數字鑒相器
在數字鑒相器(異或門鑒相器)中，首先將輸入信號與本地估算信號進行比較(其中，輸入clock_in基準頻率與clk2反饋回來的頻率相同，只存在相位差)，從而得到一個表明相位誤差的脈沖輸出，實際上就是一個異或門。系統框圖如圖1所示，仿真結果如圖2所示。
從仿真波形中可以看出：當系統對頻率進行鎖定的過程中，使可變模計數器產生增脈沖(carry)和減脈沖(borrow)信號，鑒相器輸出(xor _out)的是一個逐漸趨于占空比為50％的方波，從而使輸入基準頻率與反饋頻率鎖定在一個固定的相位上。
1．2 徘徊濾波器
徘徊濾波器的作用是平滑鑒相器帶來的相位抖動，選用雙向計數器來實現該功能，其RTL系統構架如圖3所示。在PLL工作過程中，環路鎖定時，異或門鑒相器的輸出XOR_OUT是一個占空比為50％的方波。因為在DPLL的基本結構中，K變模可逆計數器始終起作用。因此當環路鎖定后，如果模數K取值較小，K變模可逆計數器會頻繁地周期性輸出進位脈沖信號CARRY和借位脈沖信號BORROW，從而在脈沖加減電路中產生周期性的脈沖加入和扣除動作，這樣就在脈沖加減電路的輸出信號XOR_OUT中產生了周期性的誤差，稱為“紋波”；如果模數K取值足夠大(對于異或門鑒相器，K應大于M／4)，則這種“紋波”誤差通過除N計數器后，可以減少到N個周期出現一次。也就是說K變模可逆計數器的進位脈沖信號CARRY和借位脈沖信號BORROW的周期是N個參考時鐘周期。只有當本地枯算信號與輸入信號的相位誤差在同一極性持續增加時，計數器會朝一個方向計數，直到有進位或借位脈沖輸出。該脈沖即是數控振蕩器的控制信號，用以控制數控振蕩器輸出的本地估算脈沖的頻率與相位。由此可見，由于徘徊濾波器的作用，使得鎖相環只有在本地估算信號與輸入數字的相位有一定的誤差時，才進行調整，以達到平滑噪聲干擾帶來的相位抖動的目的。
若系統失鎖，如圖4所示，則異或門鑒相器(xor_out)輸出的不是一個占空比固定的周期信號。從而使反饋的信號(clock_back)無法跟蹤輸入的基準信號(clock_in)，即無法形成一個固定的相位差。
1．3 數控振蕩器DCO
脈沖加減電路完成環路的頻率和相位調整，可以稱之為數控振蕩器(相位控制器)，其RTL構架如圖5所示。當沒有進位／借位脈沖信號時，它把外部參考時鐘進行2分頻；當有進位脈沖信號CARRY時，則在輸出的2分頻信號中插入半個脈沖，以提高輸出信號的頻率；當有借位脈沖信號BORROW時，則在輸出的2分頻信號中減去半個脈沖，以降低輸出信號的頻率。這樣就達到了調整本地時鐘的相位，并使其跟蹤鎖定在輸入信號相位上的目的。
當carry=0和borrow=O時，輸出為系統時鐘的2分頻(clk2為輸出；clock_sys位系統時鐘)，如圖6所示。
當carry=1且borrow=0時，輸出為在系統2分頻的基礎上加上一個系統周期(clk2為輸出；clock_sys位系統時鐘)，如圖7所示。
1．4 N分頻器
分頻數N為鎖相環的一個重要參數，它與鎖相環的最大相位誤差θ及同步建立時間t滿足如下關系：
θ=2π/N，t=TN
式中：T為輸入信號的周期。
可見，為了取得較小的相位誤差，N的取值變大，相對的鎖相環的建立時間也就變長。所以對于這兩個指標而言，N的取值是矛盾的，為了達到較好鎖相效果，需對N取一個中間值。在該設計中N取值為32，由仿真圖可知，此時同步建立時間大概為18 μs，而相位誤差為π／16。另外，徘徊濾波器中，雙向計數器的計數峰值Q也對同步建立時間有直接影響。當計數頻率和相差不變時，Q越大，則計數器達到滿值所需時間越長，同步建立時間也就越長；反之亦然。可見Q與建立時間t成反比，在該設計中Q取18。
clk2，carry，borrow，oxr_out為測試端口；dIv_elk_out為分頻值小于divider_n的一個分頻器；從而輸出一個高于基準輸入頻率的信號，并對輸入的基準頻率進行倍頻，如圖8所示。
2 DPLL的FPGA實現
下面給出詳細描述DPLL的工作過程：
(1)當環路失鎖時，異或門鑒相器比較輸入信號(clock_in)和反饋信號(clock_back)之間的相位差異，產生K變模可逆計數器的計數方向控制信號(xor_out)。
(2)K變模可逆計數器根據計數方向控制信號(xor_out)調整計數值。xor_out為高進行加計數，并當計數值到達預設的K值時，輸出進位脈沖信號(carry)；為低進行加計數，并當計數值達到0時，輸出借位脈沖信號(borrow)。
(3)脈沖加減電路則根據進位脈沖信號(carry)和借位脈沖信號(borrow)在電路輸出信號(clk2)中進行脈沖的增加和扣除操作，來調整clk2信號的頻率，以實現clock_back信號對clock_in信號的相位跟蹤。
(4)重復上面的調整過程，當環路進入鎖定狀態時，異或門鑒相器的輸出xor_out為一占空比50％的方波，而K變模可逆計數器則周期性地產生進位脈沖輸出CARRY和借位脈沖輸出BORROW，導致脈沖加減電路的輸出IDOUT周期性地加入和扣除半個脈沖。
失鎖狀態如圖9所示。當輸入的基準頻偏離PLL系統的中心頻率合適時，系統將實現相位的鎖定，如圖10所示，且鎖定之后可形成固定的相位差。
利用ALTERA自帶的SignalTapⅡ進行在線調試如圖11所示，調試后照片如圖12所示。其中參數為：PLL系統的環路中心頻率為24 414 Hz；單片機產生輸入鑒相頻率為24 348 Hz；分頻器N值為1 024；可變模計數器K值為600；系統輸出頻率為：24 408～24 418Hz(數碼管顯示)。
在PLL的基礎上加入頻率檢測模塊，如圖13所示。圖中：Clk_ref_in為輸入鑒相頻率；Clk_sys為系統工作頻率；Reset為系統復位信號(低電平有效)；Seg[7：0]為數碼管段選輸出；Dig[7：0]為數碼管位選輸出；Clock_out為系統輸出信號(此系統中沒有實現倍頻)。
從圖中可以看出：鑒相器輸出了一個占空比固定的周期信號，并且實現了較為精確的相位鎖定。
設計中反饋分頻器和環路濾波器是系統能否成功鎖相的關鍵。輸入的鑒相頻率應該盡可能的滿足：
clk_in=clk_sys／(2N)
式中：N為系統反饋環路的分頻值。環路濾波器和可變模計數器應該滿足關系式：
K>N／4
即濾波寬度至少大于相位鎖定之后異或門輸出近似50％方波的高電平寬度，如圖14所示。
3 結論
本文主要研究了一種基于FPAG、自頂向下、模塊化、用于頻率綜合器的全數字鎖相環設計方法。應用Verilog硬件描述語言使設計更加靈活，不僅縮短了設計周期，而且可實現復雜的數字電路系統。該設計中的一階DPLL使用Quartus-Ⅱ_10．1軟件進行設計綜合，采用Quartus的Cyclone-Ⅱ系列的EP2C8Q208C8 FPGA器件實現，并使用ModelSim 6．6C軟件進行仿真。經仿真測試，該PLL具有鎖定相位時間短，鎖定后相位穩定的特點，最大偏差不超過10％，已給出測試圖片，從而驗證了設計的正確性。