在本系列的第一篇文章中，我們使用不同的衡量標準對增強型氮化鎵（eGaN）功率器件和先進的硅MOSFET進行了比較。eGaN FET之所以與硅器件不同，是因為它們具有明顯更快的開關速度，因此我們必須研究針對柵極驅動、布局和熱管理的不同要求，而在某種程度上這些因素都是相互影響的。
為了確定柵極驅動電路的要求，以及它們與傳統硅MOSFET驅動器的區別，我們必須將硅FET器件和eGaN FET器件的參數進行比較（表1）。在考慮柵極驅動要求時，eGaN FET的三個最重要參數是：最大允許柵極電壓、柵極閾值電壓、“體二極管”壓降。
與傳統硅器件相比，eGaN FET最大允許的柵極至源極電壓是較低的。其次，其柵極閾值與大多數功率MOSFET相比也是較低的，但它受負溫度系數的影響沒那么大。第三，“體二極管”正向壓降要比同等的硅MOSFET高1V。
柵極下拉電阻
eGaN FET提供的一大優勢是其可實現的開關速度。然而，伴隨這個新功能的更高di/dt和dV/dt不僅要求布局具有更小的寄生電容、電阻和電感，而且還會給柵極驅動器增加一些新的考慮因素。讓我們看一個半橋電路，該電路使用一個具有高dV/dt導通值的補償器件，如圖1所示。‘米勒’充電電流從漏極（開關節點）經過CGD和CGS直到源極，以及通過CGD到RG（內部柵極電阻）和RSink（柵極驅動器吸收電阻）再到源極。避免這個器件dV/dt（米勒）導通的條件是：
其中：α= 無源網絡時間常數（RG + RSink） x （CGD + CGS） dt = dV/dt 開關時間。因此，為了避免eGaN FET的米勒導通，有必要限制器件柵極和源極之間的總電阻路徑（內部柵極電阻RG和外部柵極驅動吸收電阻RSink）。有人可能會辯稱，對于具有良好米勒比率（QGD/QGS（VTH）《1）的器件來說，不必有這樣的要求。但實際上，由于QGD會隨VD而增加，這個比率將隨著開關電壓的增加而慢慢變差，因此不能單單依靠它來防止米勒導通。
在本系列的第一篇文章中，我們使用不同的衡量標準對增強型氮化鎵（eGaN）功率器件和先進的硅MOSFET進行了比較。eGaN FET之所以與硅器件不同，是因為它們具有明顯更快的開關速度，因此我們必須研究針對柵極驅動、布局和熱管理的不同要求，而在某種程度上這些因素都是相互影響的。
為了確定柵極驅動電路的要求，以及它們與傳統硅MOSFET驅動器的區別，我們必須將硅FET器件和eGaN FET器件的參數進行比較（表1）。在考慮柵極驅動要求時，eGaN FET的三個最重要參數是：最大允許柵極電壓、柵極閾值電壓、“體二極管”壓降。
與傳統硅器件相比，eGaN FET最大允許的柵極至源極電壓是較低的。其次，其柵極閾值與大多數功率MOSFET相比也是較低的，但它受負溫度系數的影響沒那么大。第三，“體二極管”正向壓降要比同等的硅MOSFET高1V。
柵極下拉電阻
eGaN FET提供的一大優勢是其可實現的開關速度。然而，伴隨這個新功能的更高di/dt和dV/dt不僅要求布局具有更小的寄生電容、電阻和電感，而且還會給柵極驅動器增加一些新的考慮因素。讓我們看一個半橋電路，該電路使用一個具有高dV/dt導通值的補償器件，如圖1所示。‘米勒’充電電流從漏極（開關節點）經過CGD和CGS直到源極，以及通過CGD到RG（內部柵極電阻）和RSink（柵極驅動器吸收電阻）再到源極。避免這個器件dV/dt（米勒）導通的條件是：
其中：α= 無源網絡時間常數（RG + RSink） x （CGD + CGS） dt = dV/dt 開關時間。因此，為了避免eGaN FET的米勒導通，有必要限制器件柵極和源極之間的總電阻路徑（內部柵極電阻RG和外部柵極驅動吸收電阻RSink）。有人可能會辯稱，對于具有良好米勒比率（QGD/QGS（VTH）《1）的器件來說，不必有這樣的要求。但實際上，由于QGD會隨VD而增加，這個比率將隨著開關電壓的增加而慢慢變差，因此不能單單依靠它來防止米勒導通。
基于同樣的原因，在總線電壓非常低的情況下，由于QGD/QGS（VTH）仍遠小于1，因此不一定要符合公式（1）。為了安全起見，對于更高電壓的器件，推薦使用0.5Ω或0.5Ω以下的柵極驅動下拉電阻。
柵極上拉電阻
由于eGaN FET的總米勒電荷（QGD）遠小于相同導通電阻的功率MOSFET，因此eGaN FET器件的開關速度有可能比后者快得多。如上所述，在“硬”開關轉換期間，太高的dV/dt實際上會形成直通狀態而降低效率。因此我們建議器件具有調整柵極驅動上拉電阻的能力，以最大限度地減小轉換時間，從而不會引起其他不必要的機械部件損耗。這樣也可以調整開關節點電壓的過沖和振鈴來改善EMI。在功率MOSFET應用中，這是以一個電阻和一個反并聯二極管串接在柵極驅動輸出端來完成的。然而，對于eGaN FET來說，由于閾值電壓很低，我們并不推薦這種做法，而是采用最簡單的通用解決方案，將驅動器中的柵極上拉和下拉連接分割開來，并在需要時可讓分立電阻插入。
eGaN FET反向偏置或“體二極管”操作具有無反向恢復損耗的優點。然而，這種優勢可以被更高的“體二極管”正向壓降所抵消。二極管傳導損耗因此會很大，特別是在低電壓和高頻率的情況下。然而，與二極管的反向恢復損耗不同的是，這些傳導損耗可以通過合適的死區時間管理而降至最低，因為這種管理可以最大限度地減小“體二極管”的導通時間間隔。
硅柵極驅動器和控制器一般在低電壓時具有20ns（±10ns）的有效最小死區時間，并且隨總線電壓的增加而增加，對于600V驅動器來說大約增加至400ns（±100ns）。eGaN FET的柵極電容和米勒電容都要比等效的硅器件小很多，因此導通和關斷延遲更短，開關時間也更短。這些更短和更不易變化的開關時間便于實現更加嚴格的死區時間控制，進而有利于減少“體二極管”的傳導損耗。最好的死區時間是減小到上述值的一半和四分之一之間，并降低相似的變化幅度。在這期間，eGaN FET柵極驅動器具有死區時間調整功能是有好處的。我們可以根據柵極驅動源的不同情況，簡單地通過延長關斷時間從而延長脈沖或者通過延長導通時間縮短脈沖來完成。
柵極驅動的電源調整
eGaN FET器件目前的6V最大柵極電壓確實會限制柵極驅動的電源范圍，因此至少需要某種形式的電源調整。我們最關注的是半橋配置的浮動或高側電源。如果想以一種簡單的方法來提高低側（以接地為基準）和高側電源之間匹配程度，我們可以使用“匹配”二極管，如圖2所示的分立柵極驅動器來實現。
這種做法只適合死區時間和“體二極管”導通值最小的互補開關型半橋應用。對于eGaN體二極管導通時間顯著長于自舉二極管導通時間的應用來說，2V“體二極管”壓降將加到電源電壓上，這可能導致高側電源出現過壓。這種情況就需要使用后自舉穩壓電源形式。與硅器件相比，eGaN FET的這種有限的最高過驅量確實會增加柵極驅動電源的復雜性。
根據既定與功率MOSFET不同的eGaN FET驅動器要求，我們可以界定eGaN FET柵極驅動器IC。首先，為了利用現有的MOSFET控制器和電平轉換基礎設施，我們建議使用簡單的eGaN FET驅動器接口IC。這部分被定義為任何控制器與eGaN FET之間的接口，如圖3所示。相同的器件還可以用于同步整流和單開關隔離型拓撲（例如反激和正激）。當柵極驅動器功能通常都在控制器外部實現時，這些器件還適合用于數字控制器。我們建議的器件引腳分布和引腳描述分別如圖4和表2所示。
布局考慮
最大可允許的6V柵極電壓僅比推薦的5V驅動電壓高1V。這個限制要求精確的柵極驅動電源以及eGaN器件和柵極驅動器之間的有限電感，因為電感會造成柵極上出現電壓過沖。雖然一些過沖是可以接受的，但也可以完全避免，只要柵極電感滿足以下等式：
其中：
RSource = 柵極驅動器上的源電阻
LG = 柵極驅動器與eGaN器件之間的環路電感
這樣，對于給定的柵極環路電感，一定有一個最小的源電阻值，用以防止VGS超過其最大限值。
由于宜普（EPC）器件采用芯片級封裝，其封裝電感是微不足道的，所以我們可以把共源電感問題當作布局問題，而非柵極驅動器要求。然而，這些因素相互牽扯在一起，無法形成一個清晰的區分。
CSI的加入將在di/dt期間在CSI上產生一個與柵極驅動電壓相反的電壓，從而降低效率，增加導通和關斷時間。因此，為了獲得最優異的開關性能，關鍵就是最小化共源電感。乍看起來矛盾的是，如果我們接受CSI會導致增加開關損耗的代價，增加CSI將降低米勒導通的可能性。這是因為在互補器件的“硬”導通時，CSI上的電流交換di/dt將導致柵極上出現負電壓，從而在部分電壓轉換期間有助于器件保持關斷狀態。
這里沒有說明的是，CSI、柵極電容和柵極驅動下拉環路現在形成了一個LCR諧振電路，需要加以抑制以避免在柵極上出現等效的正電壓振鈴。這種振鈴可能在接近末端甚至在電壓轉換完成后再次使器件導通。雖然增加柵極驅動吸收電阻有助于抑制這種LCR諧振，代價是增加了米勒導通敏感度，如果加入于諧振頻率點具有電阻特性（損耗）的鐵氧體磁珠，我們可以取得相同效果，其米勒導通敏感度也不會增加那么多。請參考圖5的等效電路和圖6所示的概念性開關波形。這種效應有時很難與dV/dt導致的米勒導通區分?？偠灾?，CSI對于eGaN FET的重要性要比對于硅器件的重要性高得多，因為其具有更高的di/dt和dV/dt，應該通過仔細的布局設計，把它們減小到最低限度。
建議的布局
根據上述不同考慮因素，我們可以開發一些推薦的布局。這里的布局表示的是一種半橋配置，但遵循上述要求也可以擴展到其他應用。
圖7和圖8分別顯示了簡單和復雜的4層PCB。值得注意的是，我們需要盡量增加銅厚度，以限制電阻性損耗及改善散熱性能（我們推薦的外層銅厚度為2盎司）。在這兩個布局例子中，每個器件的源極連接都是從底下引出來，具有屏蔽功能，可以最大限度地減少額外的寄生CGD。在較簡單的布局（圖7）中，柵極返回連接做在較小的源極柵極焊盤上，可分離柵極返回電流和源極中的器件漏極電流路徑，從而最大限度地減少CSI。
在圖8所示的更復雜的設計中，我們則進一步將每個源極連接，通過第二層連接到現在的雙屏蔽層，作為柵極驅動返回路徑。漏極連接同樣在第三層上引出。我們需要折衷的是，要想達到更低的CSI和整體環路/布局電感，幾何結構需要增加寄生電容——特別是CDS（輸出電容）——這是因為我們仍然需要最大限度地減小柵極到漏極的寄生電容。
散熱考慮
由于本質上eGaN具有更低的導通電阻，這些器件的尺寸比具有同等導通電阻的功率MOSFET裸片小很多，因此具有高得多的等效熱阻。然而，eGaN FET還具有低得多的FOM，因此具有較低的開關功率損耗。
這種功率損耗方面的改進可以補償更高的熱阻嗎？為了回答這個問題，我們需要了解兩種常見情形：（1）器件作為“倒裝芯片”安裝在印制電路板上，沒有額外的散熱器；（2）器件采用雙面冷卻方式安裝。
單面冷卻：
因為eGaN FET構建在標準硅晶圓上面的非常薄的異質結材料層上，因此這些器件直接安裝在PCB上，由于沒有任何背面冷卻器件，其散熱表現與相似裝貼的硅器件不一樣。需要完全了解的影響熱性能表現結果的變量包括：（1）PCB銅箔面積；（2）銅厚度；（3）PCB材料；以及（4）器件周圍的空氣流通情況。
參考文獻［6］測試了直接安裝在FR-4 PCB材料上的多個行業標準封裝。測量對象是1平方英寸、2盎司銅、具有足夠銅及電氣接觸引線的器件。這種方法將器件外形的影響與PCB上銅所帶來的冷卻效果分隔。當不同封裝被安裝在一平方英寸的銅上面時（D2PAK封裝的最小RTHJA為18℃/W，SO-8的最大RTHJA為34℃/W），我們看到的影響相對較小的。這是因為主要的熱阻因素是透過PCB散熱。與這些測試一致的是，據宜普公司估計，安裝在一平方英寸、2盎司銅上的eGaN FET的RTHJA在靜止空氣中應該大約是40℃/W。這個性能可以通過增加空氣流通而得以顯著改善。
雙面冷卻：
為了確定宜普eGaN FET的最佳頂層冷卻效果，我們構建了如圖9所示的裝置。針對這些“最佳案例”的熱測量，我們將RDS（ON）用作溫度靈敏度參數，而散熱器經過水冷過程。根據宜普對eGaN FET一系列產品的測量數據表明，當冷卻主要通過eGaN FET有效面積下方的硅基底進行時，其數據是12-14℃-mm2的標準化RTHJA。在這些條件下，宜普的大面積eGaN FET具有約2℃/W的RTHJA，小面積FET則具有約8℃/W的RTHJA。
實際上，可實現的雙面冷卻當然沒有圖9所示的那么優秀，還會導致最終熱阻更高。在圖10所示的配置中，兩個器件由一個散熱器同時冷卻。這里多個裸片被放置在同一散熱器下方。但是這樣做必須十分小心，避免因為裸片稍微傾斜或距離PCB不同高度所引起的不均勻壓力，繼而造成機械性損壞。如3M、Dow Corning或BeRGquist產品等熱傳導材料已被成功采用，能夠雙面冷卻散熱器下方的多個裸片。
為了充分發揮宜普eGaN FET的全部優勢，設計師必須理解如何設計在具有成本效益的PCB上工作的高成本效益驅動電路。在Shootout系列中的第一篇論文中，我們討論了重要的品質因數（FOM），它可以幫助設計師預測在各種廣泛應用中的產品性能。在本文中，我們討論了柵極驅動要求、布局和熱設計需要考慮的各種因素，這些因素對想要開發能夠充分發揮eGaN FET優勢的產品的設計師來說都很重要。
本系列的下一篇文章將討論基于eGaN FET的以太網供電（POE）設計，這些設計的功率密度要比使用先進的功率MOSFET設計的類似電路高得多。