現(xiàn)場可編程邏輯門陣列（Virtex）和高性能數(shù)字信號處理器（DSP）是高速信號處理領(lǐng)域兩大關(guān)鍵器件，Virtex和DSP的運算速度及并行處理效能成為制約高速信號處理應(yīng)用的主要因素。ＦＰＧＡ以其設(shè)計靈活性及硬件高密度性在高速信號處理領(lǐng)域顯示出愈來愈重要的作用。Ｘｉｌｉｎｘ公司最新推出的Ｖｉｒｔｅｘ系列ＦＰＧＡ。是一種采用５層０．２２μｍＣＭＯＳ工藝的高性能、大容量現(xiàn)場可編程邏輯門陣列，其系統(tǒng)門密度高達１００萬門，系統(tǒng)性能可達２００ＭＨｚ，可選擇配置為多種接口標準，內(nèi)部含有豐富的布線資源，其ＳｅｌｅｃｔＲＡＭ和ＢｌｏｃｋＲＡＭ可靈活地配置為ＳＲＡＭ、ＦＩＦＯ、ＤＰＲＡＭ、ＣＡＭ等多種形式的存儲單元。Ｖｉｒｔｅｘ系列ＦＰＧＡ含有極其豐富的Ｉ／Ｏ資源，可靈活地與ＴＭＳ３２０Ｃ４０ＤＳＰ接口，與ＤＳＰ配合可完成復(fù)雜的信號處理功能。Ｃ４０ＤＳＰ含有兩組外部總線資源和６個高速通信口，可方便地進行多ＤＳＰ擴展，以提高系統(tǒng)信號處理的性能。
在對Ｖｉｒｔｅｘ系列ＦＰＧＡ進行充分理解和研究的基礎(chǔ)上，結(jié)合對ＸＣ４０００系列ＦＰＧＡ和ＤＳＰ背板開發(fā)設(shè)計經(jīng)驗，研制出了基于ＸＣＶ２００／３００ＰＱＦＰ２４０和ＴＭＳ３２０Ｃ４０的可編程嵌入式高速信號處理背板。背板采用了針對系統(tǒng)需求自行開發(fā)的ＸＰＣＩ總線，背板可脫離實際應(yīng)用系統(tǒng)進行獨立的面向應(yīng)用的設(shè)計和調(diào)試，也可按照ＸＰＣＩ總線標準方便地嵌入到實際應(yīng)用系統(tǒng)中，成為系統(tǒng)的一部分進行聯(lián)合調(diào)試。
對可編程嵌入式信號處理背板進行全面綜合測試的結(jié)果表明，背板性能達到了預(yù)期設(shè)計要求，工作狀態(tài)穩(wěn)定。我們還針對實際應(yīng)用開發(fā)了一些ＦＰＧＡ模塊和ＤＳＰ程序。
１Ｖｉｒｔｅｘ系列ＦＰＧＡ性能簡介
在前幾代ＦＰＧＡ開發(fā)的基礎(chǔ)上，Ｖｉｒｔｅｘ系列ＦＰＧＡ結(jié)合了多種可編程系統(tǒng)的特征，采用了快速靈活的層次性互連布線資源和先進的處理技術(shù)，提供了高速度、大容量的邏輯解決方案，進一步縮短了數(shù)字信號處理系統(tǒng)的開發(fā)周期。與前幾代ＦＰＧＡ相比，Ｖｉｒｔｅｘ系列ＦＰＧＡ的特性主要體現(xiàn)在以下幾個方面：
（１）更高的處理速度和更高的邏輯門密度。Ｖｉｒｔｅｘ系列最大系統(tǒng)門數(shù)高達１００萬門，系統(tǒng)性能可達２００ＭＨｚ，其中比較常用的幾個功能模塊性能如表１所示。
表1Virtex系列FPGA幾個常用功能模塊的性能
（２）更多可兼容的Ｉ／Ｏ接口標準。Ｖｉｒｔｅｘ系列可兼容１６種高性能接口標準，可直接與ＺＢＴＲＡＭ器件接口，且其獨特的Ｉ／Ｏ分組方式可使多種不同電壓標準接口在同一片ＦＰＧＡ上實現(xiàn)。
（３）片內(nèi)時鐘管理電路。Ｖｉｒｔｅｘ系列內(nèi)部包含４個靈活的延時鎖相環(huán)用于高級時鐘管理，可實現(xiàn)倍頻、分頻、鎖相等功能，此外還有４個主全局時鐘網(wǎng)絡(luò)和２４個從本地時鐘網(wǎng)絡(luò)，以實現(xiàn)高速時鐘的傳輸。
（４）層次性存儲管理系統(tǒng)。Ｖｉｒｔｅｘ系列內(nèi)部查找單元可配置為１６ｂｉｔ和３２ｂｉｔＲＡＭ、１６ｂｉｔＤＰＲＡＭ或１６ｂｉｔ移位寄存器，其ＢｌｏｃｋＲＡＭ資源可配置為４ｋｂｉｔＤＰＲＡＭ或ＦＩＦＯ、ＣＡＭ等存儲器件，且提供了高速外部ＲＡＭ接口。
（５）更加靈活的系統(tǒng)結(jié)構(gòu)。復(fù)雜的進位邏輯鏈提高了算術(shù)邏輯性能，復(fù)雜的乘法器支持，級聯(lián)鏈支持寬位輸入模塊，豐富的帶時鐘使能的寄存器和鎖存器，支持異步和同步復(fù)位及置位，支持ＩＥＥＥ１１４９．１邊界掃描邏輯。
（６）基于ＳＲＡＭ的在系統(tǒng)可重構(gòu)技術(shù)。可無限次重復(fù)編程，包含主串、從串、ＳｅｌｅｃｔＲＡＭ和ＪＴＡＧ四種配置模式，支持部分重構(gòu)。
２基于Ｖｉｒｔｅｘ系列ＦＰＧＡ的可編程嵌入式信號處理背板的設(shè)計
由于對Ｖｉｒｔｅｘ系列ＦＰＧＡ進行了充分理解和熟悉，我們研制了基于自行開發(fā)的ＸＰＣＩ總線的可編程嵌入式信號處理背板。由于Ｖｉｒｔｅｘ系列ＦＰＧＡ內(nèi)部結(jié)構(gòu)相同，外部引腳兼容，只是在系統(tǒng)門數(shù)上有所區(qū)別，我們采用了ＸＣＶ２００ＰＱ２４０－４作為可編程嵌入式信號處理背板的主處理芯片，與ＦＰＧＡ接口的ＤＳＰ采用功能強大、接口靈活的ＴＭＳ３２０Ｃ４０ＤＳＰ。背板中ＤＳＰ的應(yīng)用目的是對ＦＰＧＡ進行管理和控制、對ＦＰＧＡ處理結(jié)果進行分析、通過ＤＳＰ軟件實現(xiàn)其他相關(guān)功能，以提高系統(tǒng)設(shè)計的靈活性。Ｃ４０ＤＳＰ具有兩組外部總線資源和６個高速通信口，能方便靈活地實現(xiàn)系統(tǒng)擴展。背板中ＦＰＧＡ可根據(jù)設(shè)計需要選擇不同規(guī)模的芯片。
可編程嵌入式信號處理背板結(jié)構(gòu)如圖１所示。
背板上主要包含１片ＸＣＶ２００ＰＱ２４０ＦＰＧＡ、１片ＴＭＳ３２０Ｃ４０ＤＳＰ、１片ＸＣ９５３６ＣＰＬＤ、１片ＥＤＩ８Ｌ５１２ＳＲＡＭ（５１２Ｋ×３２ｂｉｔ）、１片ＡＴ４９０２０Ｆｌａｓｈ２Ｍｂｉｔ、ＤＳＰ調(diào)試ＪＴＡＧ接口、ＦＰＧＡ調(diào)試Ｘ＿Ｃｈｅｃｋｅｒ接口、ＣＰＬＤ調(diào)試ＪＴＡＧ接口、自行開發(fā)ＸＰＣＩ接口及５個獨立ＤＳＰ通信口。背板所有器件除ＤＳＰ外均采用貼片封裝、雙面裝焊，使得背板的尺寸較小（７６ｍｍ×１２７ｍｍ×１２ｍｍ），ＤＳＰ外圍５１２Ｋ×３２ｂｉｔＳＲＡＭ使得背板系統(tǒng)能夠滿足大部分應(yīng)用程序的要求。２ＭｂｉｔＦｌａｓｈ用于固化ＦＰＧＡ配置和ＤＳＰ應(yīng)用程序代碼。背板系統(tǒng)既可以獨立工作（Ｓｔａｎｄａｌｏｎｅ方式），也可以通過ＸＰＣＩ總線嵌入系統(tǒng)工作（Ｐｌｕｇ＿ｉｎ方式）。
背板系統(tǒng)以４０ＭＨｚ晶振輸出作為時鐘，Ｃ４０ＤＳＰ工作在４０ＭＨｚ時鐘下，ＸＣＶ２００ＦＰＧＡ以４０ＭＨｚ時鐘作為輸入，在內(nèi)部通過ＤＤＬ電路可將內(nèi)部工作時鐘倍頻到１８０ＭＨｚ。ＤＳＰ通過本地總線（ＬＡ０．．３０、ＬＤ０．．３１）以ＴＴＬ兼容方式與ＦＰＧＡ接口，占用ＦＰＧＡ６５ｂｉｔＩ／Ｏ資源；ＤＳＰ通過本地總線對ＦＰＧＡ進行配置、參數(shù)設(shè)置及數(shù)據(jù)交換，實現(xiàn)軟硬件之間的協(xié)同處理。
Ｖｉｒｔｅｘ系列ＦＰＧＡ內(nèi)部供電電壓為２．５Ｖ，Ｉ／Ｏ通過ＶＣＣＯ和ＶＲＥＦ控制實現(xiàn)與各種電平接口之間的兼容；與ＴＴＬ兼容的ＶＣＣＯ控制電壓為３．３Ｖ，ＶＲＥＦ作為一般Ｉ／Ｏ使用；Ｖｉｒｔｅｘ的Ｉ／Ｏ分組方式實現(xiàn)使得不同電平接口得以在同一芯片設(shè)計中共存。
背板通過１６８線ＸＰＣＩ總線與外部系統(tǒng)接口，ＸＰＣＩ總線主要包含三大部分：電源接口、ＦＰＧＡ的可編程Ｉ／Ｏ口、ＤＳＰ接口。電源接口包括給ＤＳＰ、ＣＬＰＤ、ＳＲＡＭ及其他ＴＴＬ邏輯供電的５Ｖ電源，給ＸＣＶ２００ＰＱ２４０等Ｖｉｒｔｅｘ系列ＦＰＧＡ內(nèi)部工作邏輯供電的２．５Ｖ電源，Ｉ／Ｏ接口供電電平ＶＣＣＯ和分組參考電平ＶＲＥＦ（Ｂａｎｋ０～Ｂａｎｋ７ＦＰＧＡ可編程Ｉ／Ｏ接口主要提供了６４個從Ｖｉｒｔｅｘ系列ＦＰＧＡ引出的可編程Ｉ／Ｏ引腳，用于設(shè)計特定邏輯；ＤＳＰ接口提供了ＴＭＳ３２０Ｃ４０ＤＳＰ主總線接口、中斷口和通信端口０及ＴＣＬＫ０和ＴＣＬＫ１，用于系統(tǒng)擴展及與用戶程序之間的數(shù)據(jù)交換。
背板有豐富的配置及調(diào)試接口。Ｖｉｒｔｅｘ系列ＦＰＧＡ在板上可實現(xiàn)三種配置方式：從串方式（通過Ｘｌｉｎｘ專用Ｘ＿Ｃｈｅｃｋｅｒ接口）、ＪＴＡＧ方式（通過ＸＰＣＩ接口提供給用戶）、Ｓｅｌｅｃｔ＿ＲＡＭ方式（通過ＤＳＰ和ＸＣ９５３６ＣＰＬＤ實現(xiàn)）；ＤＳＰ調(diào)試通過專用１４芯ＪＴＡＧ接口完成；ＣＰＬＤ邏輯可通過標準ＪＴＡＧ電纜實時修改配置。ＤＳＰ其他５個通信口通過５個ＩＤＣ１４插座輸出，可根據(jù)系統(tǒng)實際需要選用。
３基于Ｖｉｒｔｅｘ系列ＦＰＧＡ的可編程嵌入式信號處理背板的調(diào)試
在信號處理背板制作完成之后，我們對背板進行了調(diào)試，并開發(fā)了一些背板專用配置程序。
在調(diào)試過程中我們使用了ＷｈｉｔｅＭｏｕｎｔ公司的ＣｏｄｅＣｏｍｐｏｓｅｒＤＳＰ開發(fā)調(diào)試軟件和Ｘｉｌｉｎｘ公司的Ｆｏｕｎｄａｔｉｏｎ２．１ＩＦＰＧＡ＆ＣＰＬＤ開發(fā)調(diào)試軟件。為全面驗證我們預(yù)期的設(shè)計效果，調(diào)試按以下過程進行：
（１）利用Ｆｏｕｎｄａｔｉｏｎ２．１Ｉ通過Ｘ＿Ｃｈｅｃｋｅｒ接口向ＦＰＧＡ下載測試配置，ＦＰＧＡ響應(yīng)結(jié)果正確。
（２）利用ＣｏｄｅＣｏｍｐｏｓｅｒ通過ＪＴＡＧ電纜對ＤＳＰ內(nèi)部ＲＡＭ和外部ＳＲＡＭ進行測試，測試表明硬件設(shè)計正確。
（３）利用Ｆｏｕｎｄａｔｉｏｎ２．１Ｉ通過標準ＪＴＡＧ電纜對ＸＣ９５３６下載測試配置，ＣＰＬＤ響應(yīng)結(jié)果正確。
（４）利用Ｆｏｕｎｄａｔｉｏｎ２．１Ｉ通過標準ＪＴＡＧ電纜對ＸＣ９５３６下載自行設(shè)計的ＦＰＧＡ專用配置，利用ＣｏｄｅＣｏｍｐｏｓｅｒ通過ＪＴＡＧ電纜對ＤＳＰ加載專用配置程序，使得ＤＳＰ完成對Ｆｌａｓｈ燒錄ＦＰＧＡ配置數(shù)據(jù)和ＤＳＰ的Ｂｏｏｔｌｏａｄｅｒ數(shù)據(jù)。
（５）脫離開發(fā)系統(tǒng)，背板上電通過Ｆｌａｓｈ內(nèi)的配置數(shù)據(jù)自行ＦＰＧＡ配置和ＤＳＰ的Ｂｏｏｔｌｏａｄｅｒ運行結(jié)果正確。
４應(yīng)用設(shè)計實例
為進一步驗證背板的通用性，我們根據(jù)實際課題需求，在背板上開發(fā)了兩個應(yīng)用設(shè)計實例。一個是３２０ＭＨｚ３２ｂｉｔ高速計數(shù)器。我們在以前開發(fā)的２００ＭＨｚ高速計數(shù)器的基礎(chǔ)上，基于多路均勻相差時鐘信號在ＴＯＡ時刻進行邏輯譯碼獲得高速計數(shù)效果的原理，通過外部４０ＭＨｚ輸入時鐘，利用ＶｉｒｔｅｘＦＰＧＡ內(nèi)部ＤＤＬ電路產(chǎn)生４路相差９０°的８０ＭＨｚ信號，形成３２０ＭＨｚ３２ｂｉｔ高速計數(shù)器，使得時間測量精度達到３ｎｓ左右。該設(shè)計可用于高精度ＴＯＡ、ＰＷ、ＲＦ等參數(shù)的測量。
另一個是基于內(nèi)容可尋址存儲器（ＣＡＭ）的關(guān)聯(lián)比較器。我們在充分分析Ｘｌｉｎｘ提供的ＣＡＭ＿Ｃｏｒｅ設(shè)計的基礎(chǔ)上，自行設(shè)計了一種基于ＣＡＭ的可編程關(guān)聯(lián)比較器。該比較器采用中值比較法，可通過控制線控制比較范圍，并設(shè)計了一種專門對付捷變參數(shù)的多值比較邏輯。我們利用ＸＣＶ２００ＰＱ２４０實現(xiàn)了上述設(shè)計，通過測試母板上的ＵＡＲＴ從控制臺微機上接收模擬輻射源數(shù)據(jù)。測試結(jié)果表明，在輻射源參數(shù)空間重疊不太嚴重的情況下，該設(shè)計可同時處理８０個以上的裝定輻射源參數(shù)（１２８ｂｉｔＰＤＷ可包含捷變參數(shù)），且能達到較好的分選效果，可見它在偵察信號處理領(lǐng)域的應(yīng)用前景是非常廣闊的。