摘 要： 為了滿足工業控制領域對數字信號智能化實時采集和處理的要求，以ADSP-21262 DSP為核心處理器，設計了一種基于CPCI總線接口的多路智能采集卡。高性能的DSP實現信號的實時采集和處理，處理后的結果通過CPCI總線與主機進行通信，結合高效的DSP算法，實現了一種實時性好、可靠性高的智能采集處理卡。應用結果表明，該采集卡工作穩定可靠，能很好地滿足系統要求。
關鍵詞： ADSP-21262； CPCI總線； 多路； 智能； 采集
CPCI總線[1] 是在PCI總線基礎上改進的一種32/64 bit的局部總線，最高帶寬可達512 MB/s，具有高開放性、高可靠性、可熱插拔等優點。目前，基于CPCI總線的嵌入式系統架構已廣泛應用于石油探測等領域，其系統通常由嵌入式單板計算機和各種接口模塊組成。隨著控制系統復雜程度和智能化程度的提高，數據傳輸速率也不斷提高，對外圍接口模塊智能性和靈活性提出了更高的要求。通過采用高性能的數字信號DSP控制器進行接口模塊的智能化設計，可以滿足這種要求。本文以ADI公司的高性能ADSP-21262為核心處理器，為滿足系統實時性和多路信號采集的要求，提出了一種基于CPCI總線的多路數據采集卡的設計方法，實現了3路石油勘測信號的實時采集和處理。
1 工作原理
CPCI總線與3顆DSP分別通過3個DPRAM實現交互，DSP微控制器作為核心處理器，進行數據的采集和處理。系統上電后，3路DSP中的程序同時運行等待主機中斷(同一時刻只會有一路收到中斷)，DSP收到中斷后，就會讀取DPRAM指定位置的命令控制字(協議定義)并進行分析判斷，假設命令控制字的意思是AD數據采集，DSP程序就控制進行數據采集,將采集到的數據經過一定的算法處理后寫入DPRAM中,寫完后給主機一個中斷,主機收到中斷后通過PCI9054訪問DPRAM獲取相關數據。該多路數據采集卡的原理框圖如圖1所示。
2 硬件設計
2.1 PCI9054與DPRAM接口電路
采集卡通過CPCI總線與主機進行通信，PCI9054[2]支持32 bit/33 MHz的PCI接口,最高帶寬可達132 MB/s，支持兩通道DMA突發傳輸,能夠很好地滿足采集卡帶寬的要求。系統上電后，PCI9054讀取EEPROM并對配置空間進行配置，可將PCI總線[3]指令(例如讀寫某個寄存器、memory空間、IO空間)翻譯到本地地址空間，實現CPCI總線與Local總線的橋接。在Local bus端,有3顆DPRAM與9054通信,DPRAM采用32 k×16 bit的IDT70V27芯片，3顆DPRAM片選訪問由9054地址線高位分配。PCI9054本地端采用C工作模式、PCI從模式，提供了非復用的地址線和數據線，Local bus工作在16 bit模式。PCI9054在CPCI端作為從設備，在Local bus端作為主設備，通過使能LHOLD請求使用Local bus，當得到LHOLDA后9054方可占用總線。在Local bus端沒有其他主設備，因此總線的使用由9054獨占，可以把LHOLD、LHOLDA下拉直連，只要有數據請求，9054就會立即得到總線控制權。其中中斷、片選、讀寫控制信號、總線的申請和DMA功能擴展由CPLD0邏輯控制實現，具體實現見CPLD邏輯設計部分。PCI9054與DPRAM1的接口示意圖如圖2所示，PCI9054與DPRAM2、DPRAM3接口與圖2相同。
2.2 DSP系統電路
根據系統性能指標要求，該智能數據采集卡選用ADI公司高性能的ADSP-21262[4] DSP為核心處理器。ADSP-21262 DSP是第三代SHARC可編程DSP系列中的第一成員，采用SHARC DSP內核，SIMD計算結構，同時集成了豐富的片上資源和外設接口，核心頻率為200 MHz，處理速度可達1.2 GFLOPS。支持音頻解碼與后處理算法，內部包含了許多音頻算法，在ROM里甚至包括多波段解碼算法,在音頻應用領域得到廣泛的推廣。
采集卡DSP的外部輸入時鐘為25 MHz，通過配置引腳CLKCFG1-0，使內部PLL將外部輸入時鐘8倍頻，供給內核使用。工作電壓為3.3 V，由背板提供，內核電壓為1.2 V，由TPS54425電源轉換芯片實現， DSP上電有4種BOOT方式，BOOT_CFC1-0選擇初始化配置，本卡使用外部8 bit并口Flash加載，3顆DSP通過JTAG菊花鏈進行程序的在線下載和調試。本設計為DSP擴展了512 KB的SRAM和8 MB的Flash， DSP還外掛了一個CPLD，數據線寬度為16 bit，具體邏輯功能見CPLD邏輯設計部分。DSP有3個外部中斷源IRQ0~2，IRQ0與IRQ1配置給AD/DA或者串口，IRQ2配置給DPRAM。DSP系統框圖如圖3所示。
2.4 其他電路
本采集卡板載3個頻率分別為33 MHz、25 MHz和1.843 2 MHz的晶體振蕩器,時鐘輸出經過SN74LVC244A斯密特整形和驅動后供給各電路使用，其中33 MHz時鐘提供給各個AD/DA接口CPLD。該時鐘可以用于AD和DA采樣速率分頻的源時鐘，還提供給PCI9054的Local bus端時鐘源;25 MHz是DSP外部時鐘源;1.843 2 MHz作為CPLD中串口RS232通信時鐘源。
根據本卡電路設計需要，除了使用背板提供的電源外， 還通過TPS54425將5 V轉換為1.2 V供給DSP內核使用; 通過LT1763S8將12 V轉換為5 V, LT1175S8將-12 V轉換為-5 V，供給關于AD和DA的模擬電路部分使用，本采集卡對上電順序沒有要求。
復位電路主要通過CPLD和復位芯片實現，復位鏈如圖5所示。
3 CPLD邏輯設計
本采集卡使用了4顆Altera的EPM1270邏輯器件，CPLD邏輯使用Verilog[5]代碼實現,第一顆CPLD主要實現PCI9054 LOCAL端與3個DPRAM之間的一些邏輯控制，例如3個DPRAM的片選、復位、讀寫信號的產生，以及LOCAL端總線的申請和DMA功能的擴展等。其他3顆CPLD實現的功能基本相同，主要實現DSP處理器與周圍擴展電路的粘合，例如DSP周圍掛接的CPLD、Flash、DPRAM、SRAM片選信號的產生，FIFO模式的設置，AD、DA、串口時鐘的產生，串口通信狀態機的實現。除此之外，還映射了一些讀寫寄存器，這些寄存器主要實現FIFO數據的讀寫，FIFO中斷閾值設定及狀態讀取，FIFO讀寫使能控制及復位，AD、DA分頻系數設定(即采樣時鐘的設定)，AD溢出和DA睡眠狀態讀取，板卡相關信息讀取等。Flash在擦除和寫之前首先需要向其發送擦除和寫命令，讀并不需要。而由于用DMA訪問外部設備時有以4 B為單位進行數據傳輸的限制，故CPLD在此做了特殊處理，當DSP向Flash發送擦除和寫命令時，DSP發送4 B，CPLD會濾除前3 B，Flash實際只收到最后一個字節。
4 DSP程序設計
通過ADI提供的Visualdsp++5.0集成開發環境[6]進行DSP軟件的開發，充分利用DSP強大的信號處理優勢，結合具體項目應用中所需的數據處理算法采用C語言進行編程。編譯后的DSP程序通過JTAG鏈燒寫到DSP外擴的Flash中，系統上電后一段512 B的boot kernel自動加載到DSP內存中運行，然后將應用程序引導到內存中運行。DSP程序主要包括系統初始化、系統自檢、數據采集和處理以及數據存儲4個部分，系統初始化主要完成DSP本身正常運行所需的環境配置；系統自檢主要完成對DSP外接SRAM、雙口RAM、Flash、CPLD和串口讀寫檢測，并將檢測后的狀態放到雙口RAM的指定位置供主機讀取；數據采集和處理主要完成將AD轉化后的數據讀取到DSP內存中，并經過一定的算法處理；數據存儲主要完成將采集到的數據寫到雙口RAM中，給主機一個中斷，通知主機進行讀取。DSP程序工作流程如圖6所示。
該多路智能采集卡設計靈活，可以根據需要添加一些功能，在軟硬件設計時充分考慮了系統的可靠性和穩定性，實現了對油井勘測數據的實時采集和處理，滿足了項目的要求，達到了預期的性能指標。實際應用表明，該采集系統運行穩定可靠。
參考文獻
[1] PIGMG. Compact PCI specification 2.0 R3.0[S]. October 1,1999.
[2] PLX.PCI9054 Data book version 2.1[Z].January,2000.
[3] 李貴山,陳金鵬.PCI局部總線及其應用[M].西安:西安電子科技大學出版社,2003.
[4] ADI.ADSP-2126x SHARC processor hardware reference reversion 5.0[Z].August,2010.
[5] 夏宇聞.Verilog數字系統設計教程[M].北京:北京航空航天大學出版社,2009.
[6] 羅勇江,劉書明,肖科.VisualDSP++集成開發環境實用指南[M].北京.電子工業出版社,2008.