0 引言

　　隨著CMOS技術(shù)和高水平硅集成電路的發(fā)展，片上數(shù)據(jù)傳輸率相比于十年前已經(jīng)有了很大的提高。高的片上數(shù)據(jù)傳輸率直接大幅度提高了高端微處理器、智能路由器、光纖傳輸?shù)犬a(chǎn)品處理和傳輸數(shù)據(jù)的能力。這也使電路對(duì)芯片外數(shù)據(jù)傳輸率的要求越來(lái)越高。但是CMOS和硅集成電路技術(shù)的發(fā)展對(duì)提高芯片外信號(hào)的傳輸速度影響甚微。普通的I/O接口電路要想提高數(shù)據(jù)傳輸速率就要消耗更高的功率，并以提高IC封裝和PCB板電路的復(fù)雜度和成本為代價(jià)[1]。在這種情況下普通的I/O接口已經(jīng)遠(yuǎn)遠(yuǎn)不能滿足不斷提高的高速傳輸數(shù)據(jù)的需要。同時(shí)隨著便攜式無(wú)線通信的發(fā)展，在高速傳輸數(shù)據(jù)的同時(shí)，對(duì)電路的功耗也提出了更高的要求。

1 LVDS技術(shù)

　　1.1 LVDS技術(shù)簡(jiǎn)介

　　LVDS接口技術(shù)正是在這樣的背景下產(chǎn)生，并被廣泛地接受。它是一種低振幅差分信號(hào)技術(shù)，這種技術(shù)使用的信號(hào)幅度非常低，通過(guò)一對(duì)差分PCB走線或平衡電纜進(jìn)行數(shù)據(jù)的傳輸，具有低功耗、低輻射、高抗噪聲等特點(diǎn)。

　　表1提供了LVDS接口和其他兩種接口的比較。從表中可以看出，同為差分接口，LVDS與PECL相比，在傳輸速率、功耗、接收靈敏度方面都具有較大的優(yōu)勢(shì)。與TTL/CMOS相比，在高速、低抖動(dòng)及其對(duì)共模特性較高的系統(tǒng)應(yīng)用場(chǎng)合具有較大的優(yōu)勢(shì)。基于以上的優(yōu)點(diǎn)，LVDS技術(shù)成為當(dāng)今高速I/O接口中的首選技術(shù)[2]。

　　1.2 典型的LVDS接口電路及其局限性

　　經(jīng)典的LVDS接收器電路如圖1所示。輸入端輸入的LVDS差分信號(hào)通過(guò)M1到M6組成的第一級(jí)放大器進(jìn)行放大。第一級(jí)放大器的輸出驅(qū)動(dòng)反相器連接的M8和M10管，提高了輸出信號(hào)的擺幅。這款經(jīng)典的LVDS接收電路在輸入信號(hào)的共模電壓保持一個(gè)合適的范圍時(shí)，基本能滿足高速LVDS接口電路的要求，但是如果電路要滿足LVDS接口標(biāo)準(zhǔn)，輸入的共模電壓在0.05 V～2.4 V之間發(fā)生變化時(shí)，就會(huì)存在若干問題[3-4]。

　　首先，如果沒有采用低閾值的器件，當(dāng)輸入的共模電壓達(dá)到最小值0.05 V時(shí)，M1和M2會(huì)進(jìn)入到線性區(qū)，這將會(huì)導(dǎo)致放大器增益的下降，使第一級(jí)的放大器不足以去驅(qū)動(dòng)第二級(jí)的輸出反相器，而使輸出信號(hào)的幅度大大減小。其次在放大器共模輸入電壓的變化引起增益的變化的同時(shí)，也會(huì)導(dǎo)致放大器延時(shí)發(fā)生較大變化，在高速傳輸數(shù)據(jù)的情況下，這將導(dǎo)致高的誤碼率。用軌到軌輸入的全差分放大器可以解決這個(gè)問題，但是這將會(huì)導(dǎo)致電路功耗大大提高。

2 LVDS接收器的設(shè)計(jì)

　　接收器支持輸入共模電壓的范圍為0.05 V～2.4 V，最小的差模輸入電壓的幅度為100 mV，最高傳輸數(shù)據(jù)率在600 M/s以上。這款接收器相比于文獻(xiàn)[3]、[4]設(shè)計(jì)的接收器具有更低的功耗。此外這個(gè)接收器通過(guò)使用3.3 V器件和1.2 V器件，把信號(hào)轉(zhuǎn)換到1.2 V水平，以提供給后續(xù)核心邏輯模塊應(yīng)用。

　　2.1 LVDS接收器原理圖設(shè)計(jì)

　　根據(jù)LVDS I/O接口標(biāo)準(zhǔn)的規(guī)定，LVDS接收器要滿足輸入差分信號(hào)的共模電壓范圍為0.05 V～2.4 V，輸入信號(hào)的差模電壓范圍為100 mV～400 mV[5-7]。LVDS接口標(biāo)準(zhǔn)要求所設(shè)計(jì)的LVDS接收器要在很寬的共模輸入電壓范圍下工作。然而一般的差分放大器共模輸入電壓在這么寬的范圍內(nèi)發(fā)生變化時(shí)，放大器的增益也會(huì)發(fā)生很大變化，同時(shí)放大器增益的變化也會(huì)引起放大器的延時(shí)隨之發(fā)生變化。在高速數(shù)據(jù)傳送的情況下，放大器延時(shí)較大的變化，會(huì)使接收端接收的數(shù)據(jù)出錯(cuò)，從而影響到數(shù)據(jù)的傳輸。為滿足LVDS接口標(biāo)準(zhǔn)的要求，設(shè)計(jì)的LVDS接收器采用了兩大部分，第一部分為一個(gè)差分放大器，對(duì)輸入信號(hào)進(jìn)行預(yù)放大；第二部分為比較放大器。第一部分的差分放大器主要考慮共模輸入電壓在大范圍發(fā)生變化時(shí)，放大器的增益盡量保持一個(gè)常數(shù)，并提高放大器的增益帶寬積；第二部分的比較放大器主要考慮提高放大器的增益和輸出信號(hào)的擺幅，使輸出信號(hào)的幅度滿足后續(xù)電路的要求，并把信號(hào)轉(zhuǎn)換到采用1.2 V電源供電的電路所需要的水平，以供后續(xù)電路使用。LVDS接收器原理圖如圖2所示。

　　2.2 LVDS接收器原理圖分析

　　在第一級(jí)差分放大器中，由于輸入端共模輸入電壓范圍為0.05 V～2.4 V，因此第一級(jí)差分放大器采用了3.3 V（VCC1）電源供電，使用了SMIC 0.13 μm工藝提供的厚柵氧化（3.3 V）器件，在電路中用粗的柵符號(hào)表示，電路中其余的器件為薄柵氧化（1.2 V）器件。本設(shè)計(jì)中的第一級(jí)放大器選用了OTA結(jié)構(gòu)，為了滿足LVDS接口標(biāo)準(zhǔn)對(duì)輸入共模電壓范圍的規(guī)定，采用了兩個(gè)PMOS管(PMOS1和PMOS2)為差分輸入管，兩個(gè)NMOS(NMOS1和NMOS2)管連接成二極管的形式做負(fù)載。此差分放大器的增益只與輸入管和負(fù)載管的寬長(zhǎng)比有關(guān)，而與共模輸入電壓范圍幾乎無(wú)關(guān)，具有很高的線性度和增益帶寬積，此外輸出的差分信號(hào)共模分量也與輸入共模電壓幾乎無(wú)關(guān)，為下一級(jí)放大器提供一個(gè)較為穩(wěn)定的共模輸入電壓。

　　LVDS接收器的第一級(jí)放大器雖然有很高的線性度和增益帶寬積，但是卻以犧牲增益和輸出信號(hào)的擺幅為代價(jià)，所提供的信號(hào)增益和擺幅十分有限。為了提高放大器的增益，第二級(jí)比較器的第一級(jí)在OTA結(jié)構(gòu)的基礎(chǔ)上，加入了Hysterics結(jié)構(gòu)(NMOS3到NMOS6，如圖2所示。輸入管PMOS3和PMOS4采用厚柵氧化器件，負(fù)載管NMOS3到NMOS6采用薄柵氧化器件，由于0.13 μm工藝中要求薄柵NMOS器件的漏極電壓不高于1.4 V，因此在設(shè)計(jì)時(shí)應(yīng)該選擇合適的工作點(diǎn)，保證電路工作時(shí)N1點(diǎn)和N2點(diǎn)的電壓在任何情況下都低于1.4 V。比較放大器的第一級(jí)由于采用了OTA結(jié)構(gòu)，因此輸出的擺幅受到限制，為了提高輸出信號(hào)的擺幅，加入了由NMOS7、NMOS8、PMOS5、PMOS6薄柵氧化器件構(gòu)成的第二級(jí)放大器，并由1.2 V電源電壓（VCC2）供電，提高輸出擺幅的同時(shí)也使輸出信號(hào)滿足該工藝常用的1.2 V電源供電電路的需要。在比較放大器之后接入由一級(jí)反相器構(gòu)成的緩沖器，為后續(xù)電路提供所需要的矩形波信號(hào)。

3 后仿真結(jié)果

　　設(shè)計(jì)采用SMIC 0.13 μm CMOS工藝，并用Cadence提供的spectra進(jìn)行仿真。為了減小ESD保護(hù)電路和封裝電路對(duì)接收電路的影響，在仿真時(shí)加入了焊盤、ESD保護(hù)電路和封裝電路的模型。ESD電路的寄生電容選為2 pF,封裝電路的寄生參數(shù)為2 nH和5 pF[3]，等效電路如圖3所示。

　　本次設(shè)計(jì)的版圖如圖4所示。版圖不包括焊盤的面積為90 μm×30 μm。

　　圖5給出了該電路在數(shù)據(jù)傳輸速度為600 Mb/s時(shí)的輸出信號(hào)瞬態(tài)后仿真結(jié)果。圖中輸入的LVDS差分信號(hào)幅度為100 mV，頻率為600 MHz。

　　圖6為該電路在輸入共模電壓發(fā)生變化時(shí)輸出信號(hào)的瞬態(tài)后仿真結(jié)果。其中輸入的共模信號(hào)為30 MHz的正弦波，變化范圍為0 V～2.4 V，輸入的差模信號(hào)頻率為500 MHz，Vp-p幅度為200 mV。從仿真結(jié)果可以看出，當(dāng)輸入的共模電壓從0 V～2.4 V發(fā)生變化時(shí)，芯片仍能正常工作。

4 結(jié)論

　　本文采用LVDS信號(hào)(低電壓差分信號(hào))進(jìn)行數(shù)據(jù)傳輸，設(shè)計(jì)低功耗高速LVDS接收器，相比于常用的ECL技術(shù)，在提供傳輸速度的同時(shí)，能夠較大地降低功耗。設(shè)計(jì)在不同的工藝角下進(jìn)行仿真，數(shù)據(jù)傳輸率都能達(dá)到600 Mb/s以上，共模電壓輸入范圍為0.05 V～2.4 V，差模輸入電壓范圍為100 mV～400 mV，符合LVDS接口標(biāo)準(zhǔn)的規(guī)定，同時(shí)芯片的功耗僅為1.26 mW。

　　參考文獻(xiàn)

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