0 引言

　　隨著高速數字通信技術的發展，傳統的低速采樣技術已難以滿足寬帶、超寬帶雷達等領域對高速高精度數據采集的需求[1]。而且在航空、工業應用中對數據采集設備的采樣率和精度要求也越來越高，高速ADC數據采集系統的應用需求越來越廣泛。雖然現有的單片ADC速度有了很大提高，但是受現階段器件制造工藝的限制，使得其難以在高采樣的同時保持高的精度。傳統的高速電子開關雙DAC合成轉換技術由于高速電子開關限制使得其不能廣泛應用[2]，而并行多通道技術的出現為解決數據采集系統的采樣率低的問題提供了技術支持，其也可稱為時間交替采樣技術[3]，即前端并行逐次采樣后端串行多路復用。但是由于各通道的不一致性會產生3種失配誤差(偏移誤差、時延誤差和增益誤差)[4-6]，誤差如果不進行矯正會影響整個采集系統的性能。

　　因此，針對傳統數據采集系統采樣率低、誤差大的問題，本文設計了一種基于FPGA與DSP相結合的高速數據采集系統，其可實現信號的1 GS/s高速采樣及失配誤差的修正，使系統在高速采集的同時保持高的性能。

1 系統總體設計

　　根據時間交替采樣系統的功能和原理，本文將整個系統劃分為6個主要模塊：信號調理模塊、時鐘產生和分配模塊、模數轉換模塊、FPGA邏輯控制模塊、DSP數字信號處理模塊和電源管理模塊。其主要結構框圖如圖1所示，系統的基本工作原理：寬帶模擬信號經過信號輸入模塊的基本調理后，模數轉換模塊完成其輸出的高質量模擬信號的并行采樣，邏輯控制模塊則完成高速采樣數據的接收和緩存等預處理，最后通過數字信號處理模塊實現數據的檢驗和誤差矯正。

　　1.1 信號調理電路

　　在高速數據采集系統的設計中，需要給ADC模數轉換模塊提供高質量的輸入信號，以便實現信號的高精度轉換和后期的信號處理。因此，在模擬信號輸入系統之前，需要完成基本的調理過程，包括放大和濾波。本文比較TI公司各種運算放大器，選用了THS45xx系列中的THS4509高速低噪聲寬帶差分運算放大器。其具有600 MHz的小信號帶寬，當輸入頻率為10 MHz 時，2階諧波失真為-104 dBc、3階諧波失真為-108 dBc的特點，能夠滿足系統的要求。利用TI公司的FilterPro濾波器軟件和TINA-TI仿真軟件完成信號調理電路的設計如圖2所示。

　　1.2 時鐘產生和分配

　　時鐘產生和分配模塊是實現并行多通道采樣技術的關鍵之一，為了實現1 GHz的采樣率，需要提供4路250 MHz頻率且相移相差90°的高質量時鐘信號（clk0、clk90、clk180、clk270）。如果采用4個分離的時鐘驅動芯片來分別驅動4個ADC芯片，時鐘相位的延時難以準確實現，因此本文在設計中采用了集成壓控振蕩器的鎖相環芯片來產生1 GHz的時鐘，再利用時鐘分配芯片生成4路250 MHz相移90°的時鐘信號，作為ADC芯片的采樣時鐘。時鐘分配芯片輸出的時鐘信號如圖3所示。

　　鎖相環芯片選用了輸出頻率范圍為350~1 800 MHz的ADF4360-7，時鐘分配則采用能夠根據分頻系數對相位進行調節的AD9510芯片。其都是ADI公司生產的高性能時鐘產生和分配芯片，能夠實現模數轉換模塊對時鐘的要求。

　　1.3 模數轉換模塊

　　模數轉換模塊實現模擬信號到數字信號的轉換，其主要由4個ADC芯片構成?？紤]到無雜散動態范圍(SFDR)、信噪比(SNR)、有效位數(ENOB)以及輸入信號的帶寬等指標要求，選用了250 MS/s、8位的AD9480。當其以250 MS/s的速度對19.7 MHz的正弦波采樣時，只有-65 dBc的SFDR，47 dB的SNR，7.6位的ENOB。而且其模擬信號輸入的帶寬可達750 MHz，能夠滿足高速采樣和高帶寬輸入的要求。

　　1.4 FPGA邏輯控制

　　輸入的模擬信號經過A/D轉換之后，需要將采樣的數據接收和緩存。本設計選用XLINX公司的XC3S500E來接收AD9480輸出的時鐘和數據，完成數據采樣的時序和邏輯控制?？刂茊卧獙⒉蓸拥男盘柎娣旁趦炔縍AM中，在完成32 KB（8KB/路）數據存儲后產生DSP中斷信號，通知DSP讀入數據進行數據的檢驗和誤差矯正。為了減小FPGA的工作的負荷，本文采用了數據分裂存儲技術，即將AD輸出的250 MHz時鐘和采樣的數據分成兩路，每路以125 MHz的速度寫入FPGA內部的FIFO中。

　　1.5 數據處理電路

　　本系統采用了TI公司的TMS320VC5509A定點數字信號處理器來處理采樣后的數據，該芯片的EMIF（存儲器擴展接口）結構和DMA（直接內存訪問）技術為高速數據傳輸提供了一種可能和可靠的通道。其CPU支持內部總線結構，包括一個程序總線、3個數據讀取總線、兩個數據寫總線和額外的專用外圍總線。在一個單一的周期內，這些總線能夠實現3個數據讀取和兩個數據寫的功能。同時，能夠支持高達200 MHz時鐘頻率，而且具有兩個算術/邏輯單元。

2 誤差分析

　　由于各通道電路布局布線和ADC芯片的不同，導致各通道采樣不可能完全一致，不可避免地產生通道失配誤差。如圖4所示，由于采樣時鐘延時精度不夠帶來的時延誤差，增益不一致導致的增益誤差，偏移不一致引起的偏移誤差。而誤差的存在是影響系統指標的關鍵，通過對各誤差進行時域或頻域分析能夠完成后期誤差的處理和矯正。

　　假設將M塊低速的模數轉換器組合成一個高速的AD。且其理想采樣間隔為T，低速AD的采樣間隔則為MT。g(t)為輸入的信號。則本系統高速AD采集的序列如下：

　　當M個AD采樣時，時間偏置理想下都是固定的，所有采樣點在時間上都是以MT為周期，因此理想情況下時間交替采樣信號的數學模型為：

　　2.1 偏移誤差

　　當系統存在偏移誤差時，設每個AD的偏移誤差為am，其中m=0，1，2，…，M-1，則實際的時域表現為：

　　其主要包含兩部分：一部分是均勻采樣后的頻譜，另一部分為通道偏移不一致帶來的分量(P(t))。令P(?棕)為偏移誤差的傅里葉變換，輸入信號的傅里葉變換為Ga(?棕)(a代表模擬信號頻譜)。則含偏移誤差的采樣信號頻譜為：

　　2.2 增益誤差

　　假設每個AD存在gm的增益誤差，其中m=0，1，2，…，M-1，則其時序表現為：

　　對其傅里葉變換得：

　　其中，M，…。式(6)即為增益幅度非均勻采樣信號的數字頻譜表達式。

　　2.3 時延誤差

　　在實際的信號采集中，系統內M個ADC實際采樣點的時間是不均勻的，故f3(t)實為：

　　求出其頻域響應為：

　　其中，。

　　從以上分析中可以看出，3種誤差之間保持彼此獨立，互不干擾。當采樣頻率fs固定后，時延誤差、增益誤差和偏移誤差引起的雜散在頻域的位置是固定的，是單獨作用的。

3 數據處理和誤差矯正

　　雖然系統存在這3種誤差，但是時延誤差僅與時鐘分配芯片有關，一旦采樣率確定，這個誤差不會隨著輸入信號的改變而改變，增益誤差和偏移誤差僅與各AD的內部結構有關。因此，在實際中，可以通過數字信號處理的方式計算出誤差固定值，并加入誤差矯正模塊修正采樣的數據，從而得到精確的結果。

　　為了消除誤差值，系統采用輸入正弦信號擬合法，完成誤差的矯正。誤差估計過程：輸入10 MHz的正弦波并進行采樣，FPGA在完成一次采樣后，輸出中斷信號，DSP讀出采樣的數據并完成偏移誤差、時延誤差和增益誤差的測量，最后得到每一路AD的偏移誤差ok、增益誤差gk、時延誤差ak后，就可以利用這3個參數對采樣后的信號進行矯正。

　　系統的誤差矯正流程如圖5所示，主要包括Farrow結構的濾波器[7-8]、偏移消除模塊和增益消除模塊。其中時延誤差的矯正就是根據傅里葉變換的時移性質，如果時間誤差tk與采樣周期Ts的比值為ak，則對應的頻域變化為頻域值乘以。使采樣信號通過理想頻率響應為的全通濾波器即可實現對時延誤差的校正。

　　將采樣得到的四路信號通過四組Farrow結構的濾波器，濾波器對不同的AD采得的數據施以不同的延遲ak，從而補償了時延誤差。為了消除ADC間的偏置誤差，讓每路采樣后都減去其固有的直流偏置。而消除通道間的增益誤差的方法是，將其余三路信號都乘以與其中一路參考信號的幅度比gk，使后三路信號都與參考的增益保持一致。

4 試驗結果

　　通過對采樣后存儲的數據進行分析，并對比矯正前后的時域和頻域波形，可以得出系統的矯正效果。實驗中將誤差矯正算法加入到DSP中，分別輸入10 MHz正弦波和80 MHz正弦波測試誤差矯正前后的時域及頻域效果，如圖6、7所示。從圖示中可以看出，采樣數據經過矯正后，誤差明顯降低，而且波形質量比矯正前效果好。由傅里葉變換數據的對稱性整個頻譜圖是以fs/2頻率為對稱軸的，因此，在頻譜圖中只取一半。本設計經過多次測試，證明了基于時間交替采樣技術的高速采集系統的可行性和準確性，能夠實現高速采集條件下的誤差矯正。

5 結論

　　本文介紹了一種基于FPGA+DSP的高速采樣系統，并應用了時間交替采樣的技術實現了采樣速率的提高。在硬件設計上，結合了可編程邏輯器件的靈活性和數字信號處理器的高速信號處理能力。通過對偏移誤差、時延誤差和增益誤差的分析，解決了高速采樣系統中存在的誤差問題，實現了采樣數據的矯正處理。該設計已可實現采樣率為1 GS/s的4路ADC并行采樣，并能完成誤差的矯正，且矯正后的指標優于矯正前。

參考文獻

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