0 引言

    隨著電子技術(shù)的飛速發(fā)展，集成電路越來(lái)越朝著高頻、高速、高集成度、多功能、低功耗方向發(fā)展。為了滿足提高集成度、低功耗的要求，現(xiàn)代集成電路的工作電壓越來(lái)越低，主流的LSI技術(shù)已經(jīng)將電源電壓降低到2 V以下。對(duì)于集成電路中的許多模塊，例如EEPROM、Flash存儲(chǔ)器、電源管理模塊、音視頻編解碼、圖像傳感電路，都需要比電源電壓很高的供電電壓。為了產(chǎn)生很高的片內(nèi)電壓為EEPROM或者Flash存儲(chǔ)器進(jìn)行編程，開(kāi)關(guān)電容技術(shù)得到了廣泛的應(yīng)用。

    傳統(tǒng)的開(kāi)關(guān)電容電路功耗大，為解決此類問(wèn)題，現(xiàn)代電路中常采用電荷泵結(jié)構(gòu)。電荷泵電路是一種應(yīng)用電容電荷積累效應(yīng)來(lái)產(chǎn)生低于電源電壓或者高于電源電壓的電路。大多數(shù)電荷泵電路都是基于Dickson電荷泵，經(jīng)典Dickson電荷泵電路中采用二極管作為開(kāi)關(guān)器件^[1]。目前主流電荷泵電路中都采用柵漏短接的MOS管代替二極管作為開(kāi)關(guān)器件。然而，前級(jí)的高輸出電壓和體效應(yīng)的影響會(huì)造成閾值電壓的增加，當(dāng)級(jí)數(shù)增加時(shí)會(huì)嚴(yán)重降低電荷泵的效率，此外MOS管的反向電荷分享現(xiàn)象限制了電荷泵電路性能的提高^[2，3]。針對(duì)這些問(wèn)題，本文在對(duì)Dickson電路分析的基礎(chǔ)上，設(shè)計(jì)了一種新型的電荷泵電路，該電路能實(shí)現(xiàn)很高的穩(wěn)定輸出電壓。

1 電荷泵原理

    N階Dickson電路原理圖如圖1所示(CP1)。圖1中，CLK和是兩相非重疊時(shí)鐘，為了獲得最大的輸出電壓，時(shí)鐘幅度一般與電源電壓相同。C₁～C_n+1是等值的耦合電容，每個(gè)耦合電容的的下端依次與CLK和連接，上端與柵漏短接的NMOS管連接。柵漏短接的NMOS管作為Dickson電荷泵中的二極管，所有NMOS管的襯底都接地。當(dāng)CLK為0時(shí)，M0導(dǎo)通，電源V_DD對(duì)電容C₁充電，當(dāng)電容兩端壓降為V_DD-V_th時(shí)停止充電，V_th為NMOS的閾值電壓。當(dāng)CLK為1時(shí)，C₁的上極板電壓突變?yōu)?V_DD-V_th，此時(shí)為0，M1導(dǎo)通，電荷流過(guò)M1對(duì)C₂充電，當(dāng)電容兩端壓降為2V_DD-2V_th時(shí)停止充電。這樣，電荷就從左邊傳遞到了右邊，當(dāng)每一級(jí)的時(shí)鐘信號(hào)為高電平時(shí)，前級(jí)信號(hào)為低電平，由于二極管的單向?qū)ㄐ?，前?jí)二極管截止，電荷無(wú)法從右邊傳到左邊。這樣電荷就源源不斷地從電源傳輸?shù)捷敵龆耍拷?jīng)過(guò)一級(jí)電壓升高，從而在輸出端得到所需的高壓^[4]。

    圖1中，每一個(gè)時(shí)鐘周期第n+1節(jié)點(diǎn)和第n個(gè)節(jié)點(diǎn)之間的電勢(shì)差為電荷泵的增益，由下式給出：

    其中C_S是襯底的耦合電容，V_φ是時(shí)鐘的幅度，一般為電源電壓。因此當(dāng)?shù)贜個(gè)二極管導(dǎo)通瞬間，輸出電壓為：

    式(2)給出了理想情況下的輸出電壓。然而，電荷泵的輸出負(fù)載會(huì)產(chǎn)生一定的負(fù)載電流，因此需要對(duì)式(2)作一定的修正。假設(shè)V_L為由于負(fù)載在每一級(jí)引起的壓降，由下式給出：

    其中I_out為輸出負(fù)載電流，f為時(shí)鐘頻率。考慮負(fù)載引起的電壓降，式(2)修正為：

    電路中用柵漏短接的NMOS管當(dāng)做二極管，NMOS管的襯底接地，源端電壓隨級(jí)數(shù)增大而增大，因此NMOS管的閾值電壓也隨級(jí)數(shù)的增大而增大，將V_th改寫為V_th0+ΔV_t，其中V_th0為NMOS管的本征開(kāi)啟電壓。考慮襯底電容、負(fù)載電流、體效應(yīng)的影響，電荷泵的單級(jí)增益由下式給出：

    電荷泵電路中，只有當(dāng)單級(jí)增益大于零，才可以通過(guò)增加電荷泵的級(jí)數(shù)來(lái)增加輸出電壓，但是由式(5)可以看出，隨著電荷泵級(jí)數(shù)增大，由于體效應(yīng)的影響，NMOS管的閾值電壓越來(lái)越大，當(dāng)某一級(jí)的閾值電壓足夠大使得ΔV=0時(shí)，輸出電壓達(dá)到最大值，不會(huì)隨著電荷泵級(jí)數(shù)增大而增大。

    為了消除或者緩解閾值電壓的損失，文獻(xiàn)[5]提出了一種改進(jìn)型電荷泵結(jié)構(gòu)，電路結(jié)構(gòu)如圖2所示，該電路的優(yōu)點(diǎn)在于改變了開(kāi)關(guān)管的襯底連接方式。利用某一級(jí)的輸入電壓和輸出電壓的電壓變化，襯底和開(kāi)關(guān)管的源端和漏端的較高電壓端連接（實(shí)際的漏端），消除了體效應(yīng)帶來(lái)的閾值電壓增大的問(wèn)題，實(shí)現(xiàn)了較高的電壓增益，有效抑制了襯底漏電流，但是也在一定程度上減小了電導(dǎo)，且啟動(dòng)時(shí)間較長(zhǎng)^[5]。

2 改進(jìn)型電荷泵

    為了產(chǎn)生足夠高的電壓，基本Dickson電荷泵級(jí)數(shù)也隨之增加，但是用作二極管的MOS管的體效應(yīng)也越來(lái)越嚴(yán)重，因此電荷泵的增益也越來(lái)越低。如果EEPROM或者Flash存儲(chǔ)器需要很高的編程電壓(15 V或以上)，而電源電壓為3.3 V或者更低，Dickson電荷泵的輸出電壓就很難滿足要求。因此提出了一種改進(jìn)型電荷泵電路結(jié)構(gòu)（CP3），其中單級(jí)結(jié)構(gòu)如圖3所示。

    圖3的單級(jí)結(jié)構(gòu)由四個(gè)高壓PMOS管，兩個(gè)交叉耦合的高壓NMOS管和三個(gè)電容組成。C₁和C₂是等值的耦合電容，CLK和是兩相不重疊時(shí)鐘，為了獲得最大的輸出電壓，時(shí)鐘的幅度一般與電源電壓相同。上一級(jí)的輸出電壓從M1和M2管的漏極輸入，第一級(jí)輸入接電源電壓。當(dāng)CLK為1時(shí)，M1管的柵極為高電平，M1管導(dǎo)通，PMOS管M3和M5截止，電荷流過(guò)M1管并對(duì)C₂充電。M2管處于截止?fàn)顟B(tài)，當(dāng)C₂兩端的電壓較小時(shí)，M4和M6導(dǎo)通，電荷流過(guò)M4和M6并對(duì)電容C₃充電，電容C₃的端電壓提供M3-M6襯底的偏置電壓。輸出電壓為M4的漏端電壓。當(dāng)CLK為0時(shí)，為1，M1、M4和M6截止，M2、M3和M5導(dǎo)通，電荷流過(guò)M2管并對(duì)電容C₁進(jìn)行充電。M1管處于截止?fàn)顟B(tài)，當(dāng)C₁兩端電壓較小時(shí)，M3和M6導(dǎo)通，電荷流過(guò)M3和M5并對(duì)電容C₃充電。至此完成了三個(gè)電容的預(yù)充電過(guò)程。

    當(dāng)電容C₁、C₂和C₃上存儲(chǔ)有一定電荷并帶有電勢(shì)差后，CLK再為1，M1的柵極電壓為V_DD+V_C1，此電壓使電荷流過(guò)M4和M6并對(duì)偏置電容C₃進(jìn)行充電，使C₃的端電壓隨之升高，輸出電壓也隨之升高。當(dāng)CLK再為0，為1，M2管導(dǎo)通并對(duì)電容C₁充電，補(bǔ)充前半個(gè)時(shí)鐘周期對(duì)C₃充電損失的電荷。以第一級(jí)為例，輸出電壓近似為兩個(gè)電源電壓之和。

    現(xiàn)討論此電荷泵與基本Dickson相比的優(yōu)點(diǎn)，主要考慮閾值電壓的影響，忽略襯底電容、負(fù)載電流的影響。對(duì)于Dickson電荷泵，假設(shè)第n-1級(jí)的輸出電壓為V_n-1，當(dāng)CLK為0時(shí)，傳遞到第n級(jí)（假設(shè)n為奇數(shù)）的耦合電容上的電壓為V_n-1-V_th，電壓增益為V_DD-V_th，且隨著前級(jí)電壓的增大，二極管連接的NMOS管的閾值電壓不斷增大，每一級(jí)的電壓損失也越來(lái)越大，電壓增益隨之降低。以第n級(jí)為例，對(duì)于改進(jìn)型電荷泵CP3，采用NMOS作為傳輸管，在預(yù)充電過(guò)程完成后，CLK為1、為0時(shí)，M1的柵極電壓近似為V_DD+V_n-1，漏端電壓為V_n-1，源端電壓不大于漏端電壓，故V_GS1=V_DD。當(dāng)滿足V_GS1=V_DD>V_th1，M1管恒導(dǎo)通(V_GD1>V_GS1>V_th1，M1工作在線性區(qū))，流過(guò)M1的電流對(duì)電容C₂充電，隨著C₂上的壓降不斷增大，流過(guò)M1的電流不斷減小，最終電流為零，根據(jù)平方率公式，也即M1的V_DS=0。所以最終電容C₂上的壓降為V_n-1，也即單級(jí)增益為V_DD。

    對(duì)比Dickson電荷泵和本文設(shè)計(jì)的新型電荷泵，可知新型電荷泵CP3的單級(jí)增益基本恒定且遠(yuǎn)大于Dickson電荷泵的單級(jí)增益，即基本消除了閾值電壓的影響。

3 仿真結(jié)果

    本文使用華虹NEC的0.35 μm CMOS工藝模型，在Cadence平臺(tái)上利用Spectre工具對(duì)所設(shè)計(jì)的電路進(jìn)行仿真，其中MOS管采用高壓管模型。仿真環(huán)境設(shè)置如下：仿真溫度27 ℃，電源電壓3.3 V，時(shí)鐘頻率20 MHz，耦合電容1 pF，偏置電容100 fF，負(fù)載電容10 pF。圖4給出了不同電源電壓下CP1-CP3的輸出電壓曲線。圖5給出了不同級(jí)數(shù)的CP1-CP3的輸出電壓曲線。圖6給出了在相同仿真環(huán)境情況下(電源電壓為3.3 V)，5級(jí)電荷泵CP1-CP3輸出電壓的比較。

    圖4顯示，在相同仿真環(huán)境下，電荷泵CP1-CP3的輸出電壓都隨著電源電壓的增大而增大，對(duì)于某一給定的電源電壓，本文設(shè)計(jì)的新型電荷泵CP3的輸出電壓最高。

    圖5顯示，在相同仿真環(huán)境下，電荷泵CP1-CP3的輸出電壓隨著電荷泵級(jí)數(shù)的變化而變化。對(duì)于基本電荷泵CP1，輸出電壓變化很小，對(duì)于CP2，在3-6階內(nèi)，輸出電壓隨著級(jí)數(shù)增大而增大，因此可以通過(guò)增大CP2的級(jí)數(shù)獲得較大的輸出電壓。對(duì)于本文設(shè)計(jì)的新型電荷泵CP3，在級(jí)數(shù)達(dá)到4級(jí)時(shí)輸出電壓達(dá)到最大值，實(shí)現(xiàn)了在較低級(jí)數(shù)下獲得較大輸出電壓的功能。

    圖6所示為在相同仿真環(huán)境情況下(電源電壓為3.3 V)，五級(jí)CP1、CP2電荷泵和本文設(shè)計(jì)的5階新型電荷泵輸出電壓仿真結(jié)果的比較。由仿真結(jié)果可以看出，在相同級(jí)數(shù)條件下，基本Dickson電荷泵CP1雖然啟動(dòng)時(shí)間較短，但是由于受到體效應(yīng)的影響，輸出電壓只能達(dá)到6 V，電荷泵CP2雖然在基本電荷泵CP1基礎(chǔ)上輸出電壓提升了一倍，但是11 V的輸出電壓還是低于Flash或EEPROM的編程電壓。而本文設(shè)計(jì)的新型電荷泵CP3就很好地克服了這個(gè)缺點(diǎn)，輕松實(shí)現(xiàn)了15 V左右的高壓，可以對(duì)Flash或EEPROM進(jìn)行讀寫。

4 結(jié)論

    本文在對(duì)基本Dickson電荷泵進(jìn)行分析基礎(chǔ)上，針對(duì)隨著電荷泵級(jí)數(shù)增加，體效應(yīng)的影響越來(lái)越嚴(yán)重的問(wèn)題，設(shè)計(jì)了一種新型的電荷泵結(jié)構(gòu)。該結(jié)構(gòu)采用交叉耦合的NMOS開(kāi)關(guān)管傳輸電荷，基本消除了體效應(yīng)的影響，提高了電壓增益，可以在相同級(jí)數(shù)條件下，輸出比基本Dickson電荷泵高得多的電壓，從而為EEPROM提供穩(wěn)定的擦、讀、寫電壓。

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