最近半導體先進工藝的爭奪戰可以說是愈演愈烈。
日前，三星在美國SFF晶圓代工論壇上發布了新一代邏輯工藝路線圖，暗示其2021年要量產3nm工藝，以壓制臺積電彼時的5nm工藝。在其之后不到一個月，臺積電就官方宣布正式啟動2nm工藝研發，不失為有力回應。
7nm，5nm，3nm，2nm．．．
如同開了外掛一般，不聲不響，神仙打架的一招一式都是互不相讓，亦精彩紛呈，讓觀者目不暇接。
對摩爾定律的焦慮：半導體工藝真的到極限了？
不得不說，不去看這兩家各自打得如何激烈，僅這場架的行為本身傳達出的信號就著實讓人有些摸不著頭腦。一反外界的悲觀態勢，晶圓制造廠發展勢頭迅猛且毫無畏懼，這在當下多少有些反常。
目前，一顆芯片上至少有數億個晶體管，nm單位可以簡單看成是單個晶體管尺寸大小。按照摩爾定律，隨著晶體管尺寸越來越小，理論上相同大小的處理器性能會有顯著提升，同時功耗相對會降低。因此某種程度上，半導體工藝的發展與產業整體成長緊密相關。
有數據顯示，1987年左右，半導體產業成長率高達40～50％，到了1990年代全球半導體產業的成長率在15％～16％，但到了2000年后，全球半導體產業成長率只有4％～5％，而后隨著工藝逼近個位數量級，晶圓制造因制程帶來的紅利也似乎已經走到盡頭。
因此2018年，整個半導體產業對制程上的擔憂是明顯的，“半導體工藝到達物理極限”言論一度甚囂塵上，摩爾定律失效也成為諸多半導體人口中慣常的論調。
當時，張忠謀曾站出來辟過一次謠，稱半導體工藝距離物理極限還有8—10年，而延續摩爾定律的另一條路是在封裝工藝上發力，即向上堆疊。言下之意，張忠謀認為短期內半導體產業的利潤點不會因工藝存在大幅下跌，未來并沒有那么悲觀。后來任正非在談到這一點時，也表示解決的方法比較多，未來新的技術也將能夠保持整個行業的成長活力。至此，無法跟上摩爾定律帶來的焦慮才稍減半分。
回顧歷史，因將集成度與晶體管價格描述為反比關系，摩爾定律一直是描述半導體產業經濟學效益的一種推測手段，但作為對發展趨勢的分析預測理論，摩爾定律也是在質疑與自我驗證中徘徊發展。
最為顯著的預測是在晶圓制造上，摩爾定律認為在制程技術不斷進步的前提下，每隔18個月，IC的產量將提升一倍，換個角度來看，其成本將降低50％。因至關重要，人們對制程工藝的關心和懷疑也沒有減弱過。因此當半導體芯片主流制程技術為90nm時，有人認為45nm將成為物理極限；當制程技術達到45nm時，有的觀點認為22nm將成為極限；而此前7nm也一度被認為是半導體工藝的極限。
容易發現，類似我們當下對能夠看見的物理極限2nm甚至1nm產生懷疑與擔憂一般，整個產業的情緒其實早就反復出現。因此在2018年整個產業悲觀聲音之下，仍然有業內人士認為，這份因“數字”變化帶來的焦慮有其合理之處，卻也不盡然。
從IDM到Foundry，技術驅動晶圓制造產業發展
提到nm工藝，繞不開Intel、三星與臺積電這三家在先進工藝上有著卓越貢獻的公司。作為先進制程工藝的代言人們，Intel是唯一活躍在公眾面前的傳統IDM公司，三星的工廠則與臺積電一樣，承接Foundry業務。
作為奠定近年半導體工藝發展的廠商之一，自10nm之后與三星、臺積電之戰中“敗”下陣來，Intel一直在努力調整以使其主要制程工藝技術走上正軌。但是即便在市場中落敗，作為曾經的工藝界大牛，Intel對整個產業的貢獻是卓越的。
22nm是半導體工藝發展史上的一個關鍵節點，也是從此開始，胡正明發明的SOI和FinFET工藝在市場上走向了對立面，因為Intel在眾人一籌莫展之際，率先在硅上做成了22nm制程FinFET，縮小了器件尺寸，成功延續了摩爾定律的生命，也將IBM、AMD等一眾巨頭踩在了腳下，同時將SOI工藝的支持者們遠遠拋在了后面。
風光無限，Intel引來眾多追隨者，臺積電就是其中一名。但隨著產業發展，14nm，10nm．．．晶體管越做越小，Intel也未曾料到，有一天會在7nm上栽跟頭。
在近代工藝的發展歷史上，7nm絕對是最受關注的工藝水平之一，很多在10nm工藝上大放異彩的半導體公司都在7nm上吃了苦頭，Intel也不例外。也因此，臺積電借勢一舉打下了大半市場，完成了自己從追隨者到引領者的身份蛻變，樹立了自己的定位，拿下了高通、華為等多家主流手機公司的大單。發展至今，7nm工藝給臺積電帶來的營收都依然占據很大比例，如2019 Q1財報顯示，臺積電7nm工藝營收占據整個公司營收的22％，占比最高。
圖 ｜ 臺積電2019 Q1財報
與臺積電稍有不同的是，這一路上三星的路走得就“絢爛多姿”許多。雖然一度被Intel懟其nm級工藝標識有夸大之嫌，但借著7nm之戰，三星還是擠掉了Intel，成功上位并拿下了臺積電剩余的市場份額，也成為現如今唯一被認為能夠與臺積電對抗的企業。
上個月，為了展現自己在制程工藝的布局，三星對外公布了其工藝路線圖，一眼看過去著實讓人眼花繚亂。
圖 ｜ 三星工藝路線圖
不難發現，三星在3nm節點處其實已經開始放棄FinFET工藝，轉向GAA晶體管。關于GAA晶體管，我們后面再做介紹。
晶圓制程工藝遭瓶頸，SOI是關鍵破局工藝？
首先來說三星要放棄繼續研發FinFET工藝轉而探索新方向這件事。其實不僅僅是三星放棄在FinFET繼續研發，臺積電、Global Foundries等公司也同樣意識到這一工藝的局限性，尤其是該工藝相對較高的成本。因此最近一段時間內，曾因FinFET得勢而被冷落的SOI工藝再度被推上風口浪尖，被認為是替代FinFET工藝帶來新增長力的技術備選之一。
說起FinFET和SOI，這兩項工藝其實由同一團隊——前臺積電首席技術官和伯克利公司的前任教授胡正明及其團隊研發而出，他于1999年提出了FinFET的概念并在2000年提出了UTB－SOI（FD SOI）。這兩種結構的主要結構都是薄體，因此柵極電容更接近整個通道，本體很薄，大約在10nm以下，所以沒有離柵極很遠的泄漏路徑，柵極可有效控制泄漏，都可商用。
與SOI相比，市場主流的FinFET技術具有更高的驅動電流，且在FinFET中，應變技術可用于增加載流子遷移率。但是FinFET為人所詬病的就是其復雜的制造工藝，一手將FinFET推向市場的Intel曾稱，SOI晶圓占總工藝成本的10％左右，比體硅增長2－3％。
而由于SOI技術非常接近平面體硅技術，現有的bulk技術庫可以輕松地轉換為SOI庫，采用SOI技術成本就低許多。且與FinFET相比，SOI的另一個優點就是功耗低。不過SOI技術有其局限性，突出的兩點就是采用其比較難控制整個晶圓上的錫硅膜且當時它的支持廠商少。
因此2012年英特爾在Ivy－Bridge處理器的22nm節點推出了Trigate FET后，主流晶圓廠包括臺積電、Global Foundries和三星在內都紛紛求穩，站隊FinFET。
不過也有少數廠商不甘于從大勢，當時與Intel發布同年，意法半導體在28nm技術上發布了其首款用于移動處理器的FD－SOI芯片，宣布站隊FD－SOI技術，但是因成果明顯處于弱勢，提供技術支持的廠商相對則少了許多，其中有被Intel打敗的IBM。
發展至今，除了IBM，Global Foundries、三星、中芯國際、Soitec等諸多廠商都開始支持SOI技術，且隨著物聯網、5G等領域發展對功耗的強需求以及SOI技術在射頻領域的成功應用，SOI技術又再次被提上日程，因此得到了大力發展。
圖 ｜ 格芯在SOI上的解決方案
很多人認為SOI是未來替代FinFET技術的未來工藝，但是亦有諸多人表示SOI與FinFET本出自同門，最終應當會殊途同歸甚至以融合形式出現，無法翻出大浪甚至改變半導體制程工藝走到盡頭的現狀。因此這時，我們就能理解為什么三星在3nm之后走向了GAA晶體管。
工藝不行，晶體管來戰
開篇提到過，晶體管尺寸減小可以直接使芯片性能得到提升，但是當工藝達到一定程度無法帶來更進一步優化時，諸多晶圓廠和不同領域的芯片公司巨頭們自然就會想到去優化單個晶體管以提升芯片整體性能。三星看重的就是這一點。
GAA晶體管，又稱環繞式閘極納米線晶體管，也曾被認為是突破現有工藝的候選技術之一。因為GAA晶體管擁有高靜電掌控能力，可以實現CMOS微縮，在水平配置中，也是目前主流FinFET技術的自然延伸，可以通過垂直堆疊多條水平納米線來最大化每個覆蓋區的驅動電流。
從商業化角度來看，GAA晶體管技術因“延續”當下的工藝技術，偏于保守也更易實現。作為GAA晶體管技術的最大推崇者，三星就在前段時間的SFF美國分會上表示，公司計劃在2021年推出一款突破性的產品，這款產品基于三星3nm GAA（gate all around）工藝制造，性能提高35％，并將功耗降低50％、芯片面積縮小45％。如若真能如此，該技術的采用確實能夠帶來顯著改進。
當然除了三星力推的GAA晶體管，在特定的通信和電源領域，也已經有諸多廠商開始采用GaN（氮化鎵）晶體管來設計芯片，以撼動現有硅晶體管的主流地位。
圖 ｜ 基于GaN的設計
與Si等效材料相比，GaN晶體管具有更優秀的成本效益，這將使得GaN器件的應用從大型工業設備到小型化的手持設備都具有吸引力。尤其在電源芯片領域，GaN材料的卓越性能表現已經在技術上碾壓了硅材料。
談到5nm＋之后的工藝規劃時候，臺積電也表示他們在儲備納米線（GAA）等先進晶體管結構和High Mobility Channel、Ge和2D材料的技術。他們同時還創新性提到了新型low—k材料，在他們看來，這些將會是未來半導體工藝演進的關鍵支撐。
雖然目前主流晶圓廠在力保市場的穩定，但從工藝發展百花齊放的態勢去看，不確定性已經在急劇加大，接下來的紛爭是免不了了。
全產線提升性能，紛爭之下力延摩爾定律
如張忠謀曾提到的，為延續摩爾定律，先進封裝也是晶圓廠接下來可走的路。因此現如今除了密切關注上述能夠“撼動根本”的新技術動態之外，在產業鏈上下功夫也是晶圓廠首選的保守改革之路，且容易實現。
以臺積電為例，他們最近就在臺積電2019中國技術論壇上談到了這一方面，它表示，在封裝方面，臺積電已經有所準備，如他們已經陸續推出CoWoS（Chip on Wafer on Substrate）、bumping、InFO（Integrated Fan－Out）等后端3D封裝產品和前道3D封裝工藝SOIC（system－on－integrated－chips）和全新的多晶圓堆疊（WoW，Wafer－on－Wafer）。而為了驗證其在先進工藝上的研究成果，最近臺積電甚至利用先進封裝和互聯技術設計了一款基于7nm的小芯片This，性能表現也是喜人。
圖 ｜ This結構圖
當然，除了如臺積電一般，晶圓廠開始融合一部分封裝工序以減低成本，全產業鏈軟硬件協同融合設計芯片也成為降低芯片成本的一種手段，以延續摩爾定律。
不管怎樣，無論是設計公司，還是晶圓廠，其最終目的都是力延半導體產業的摩爾定律，最大程度保證整個產業的發展活力和盈利空間，因此雖然技術給整個產業鏈帶來動蕩，各家之爭的最終目的卻是一致的，只看誰能C道出位了。