隨著萬(wàn)物互連時(shí)代的到來，收發(fā)系統(tǒng)需要處理的數(shù)據(jù)流量信息的數(shù)量和速度迅速增長(zhǎng)，100千兆以太網(wǎng)系統(tǒng)(100 GbE)正在逐漸取代10千兆以太網(wǎng)系統(tǒng)以滿足數(shù)據(jù)流量增長(zhǎng)的需要。一個(gè)典型的100千兆以太網(wǎng)系統(tǒng)需要4個(gè)25 Gb/s的鏈路，本文設(shè)計(jì)了一款26~28 Gb/s的CDR以滿足100 GbE的數(shù)據(jù)中心需求。

高速串行通信芯片間集成了上百條線，高能效低抖動(dòng)的時(shí)鐘數(shù)據(jù)恢復(fù)電路是串行接口速率提升的主要瓶頸。CDR設(shè)計(jì)的難點(diǎn)主要在以下兩個(gè)方面：一是設(shè)計(jì)采用先進(jìn)的40 nm CMOS工藝，該工藝的電源電壓只有1 V，電路實(shí)現(xiàn)可用的電壓擺幅比較小；與此同時(shí)，工藝角變化對(duì)器件有較大影響，設(shè)計(jì)需要覆蓋寬的調(diào)諧范圍。二是時(shí)鐘產(chǎn)生電路需要驅(qū)動(dòng)較大的鑒相器負(fù)載以在高數(shù)據(jù)速率下實(shí)現(xiàn)對(duì)時(shí)鐘和數(shù)據(jù)的正確恢復(fù)。其緩沖電路的功耗是CDR功耗的重要來源之一。

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作者信息：蔣姝潔，林福江(中國(guó)科學(xué)技術(shù)大學(xué) 微電子學(xué)院，安徽 合肥 230026)