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基于JESD204B的1 GS/s、16-bit數據采集系統研究

2021年電子技術應用第4期

李海濤1，2，李斌康1，2，田耕1，2，阮林波1，2，張雁霞1，2

1.西北核技術研究所，陜西西安710024；2.強脈沖輻射環境模擬與效應國家重點實驗室，陜西西安710024

摘要： 采用“ADC+FPGA”的架構，設計了1 GS/s、16-bit高速高精度數據采集系統，實現了大動態范圍(>1 000倍)信號的單信道測量功能。研究采用周期sysref和脈沖sysref兩種模式，分別建立了穩定連接的、具有確定性延遲的JESD204B連接，對比了兩種模式下的采樣數據頻譜差別，結合硬件設計、固件設計的注意事項，推薦采用周期sysref建立JESD204B連接。研究分析采樣數據的時域波形和頻率譜密度，驗證了ADC芯片內部包含4個片上ADC通道的結論。

關鍵詞： 數據采集系統 JESD204B 確定性延遲周期sysref 脈沖sysref

中圖分類號： TN6
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.200867
中文引用格式： 李海濤，李斌康，田耕，等. 基于JESD204B的1 GS/s、16-bit數據采集系統研究[J].電子技術應用，2021，47(4)：126-131.
英文引用格式： Li Haitao，Li Binkang，Tian Geng，et al. Research on 1 GS/s，16-bit data acquisition system based on JESD204B[J]. Application of Electronic Technique，2021，47(4)：126-131.

Research on 1 GS/s，16-bit data acquisition system based on JESD204B

Li Haitao1，2，Li Binkang1，2，Tian Geng1，2，Ruan Linbo1，2，Zhang Yanxia1，2

1.Northwest Institute of Nuclear Technology，Xi′an 710024，China； 2.State Key Lab of Intense Pulsed Radiation Simulation and Effect，Xi′an 710024，China

Abstract： The paper adopts the architecture of "ADC+FPGA", designs and develops a 1 GS/s, 16-bit high-speed and high-precision data acquisition system(DAS), which realized the purpose of using a single channel to measure large dynamic range(DR>1 000) signals. The study uses two sysref modes, which are periodic sysref mode and pulse sysref mode, to establishe a stable JESD204B link with a deterministic delay. The differences in the sampled data spectrum between the two modes is presented, and the considerations of hardware design and firmware design are given. The paper recommends that the periodic sysref mode be used to establish JESD204B link. By analyzing the time-domain waveform and frequency spectrum of the sampled data, the conclusion that the ADC chip contains 4 on-chip ADC channels is verified.

Key words : data acquisition system；JESD204B；deterministic delay；period sysref；pulse sysref

0 引言

隨著微電子技術、半導體制造工藝的飛速發展，越來越多的數據采集系統基于“ADC+FPGA”的架構，實現定制化的性能參數。一般情況下，模擬信號輸入ADC進行模擬數字轉換，ADC輸出采樣數據至FPGA；當ADC輸出的采樣數據率高于FPGA內部邏輯資源的處理速率時，FPGA不能直接接收數據進入其內部邏輯資源，需要對輸入數據進行接收轉換、延時調整和降速處理等操作之后，才能進入FPGA內部處理；再通過外部總線協議讀取FPGA內部的緩存數據，做在線數據分析或離線數據分析。

國內對數據采集系統的研究正在蓬勃開展，取得了很大的進步和成果：2012年，中國科學技術大學唐紹春基于時間交替并行采樣技術研制了10 GS/s、8-bit的數據采集系統^[1]；2013年，中國科學院高能物理研究所鄒劍雄研制了4 GS/s、12-bit數據采集系統^[2]；2019年，中國科學技術大學梁昊研制雙通道5 GS/s、10-bit數據采集系統^[3]；2019年，成都電子科技大學周楠研制了5 GS/s、12-bit數據采集系統^[4]；2019年，成都電子科技大學蔣俊、楊擴軍基于時間交替并行采樣技術研制了20 GS/s、8-bit數據采集系統^[5]；2019年，中國工程物理研究院二所吳軍研制了6.4 GS/s、12-bit前置數據采集系統，應用于脈沖輻射場診斷。

國內外公司也推出很多的示波器產品等，包括中國的公司如普源精電科技(RIGOL)基于自研的鳳凰座(Phoenix)示波器ASIC芯片組，研制的DS8000示波器性能達到10 GS/s、8-bit。美國Tektronix公司研制的高分辨率示波器如MSO58LP，性能達到3.125 GS/s、12-bit；美國Teledyne公司研制的高分辨率示波器如HDO8108A，性能達到2.5 GS/s、12-bit，還有一款數據采集卡ADQ7，性能達到10 GS/s、14-bit；美國Gage公司的Razormax數據采集卡對應指標為1 GS/s、16-bit，TB3-EON數據采集卡指標為6 GS/s、12-bit；美國Spectrum公司的M4x.2234-x4數據采集卡指標為5 GS/s、8-bit；美國Pico Technology公司的PicoScope6407數據采集卡性能為5 GS/s、8-bit；瑞士PSI研發的SIS3305數據采集卡性能為5 GS/s、10-bit等。

可以看到，對數據采集系統的性能參數更多關注在采樣率上，以提高數據采集系統的時間測量精度為目的，針對超快前沿的信號波形，用高采樣率獲取足夠精細的時間信息。本文主要研究了高分辨率的數據采集系統，針對超大動態范圍的信號波形，用高分辨率獲取足夠精細的幅度信息。總體來說，前述的數據采集系統的垂直分辨率多為8-bit、12-bit，對應的動態范圍有限，約100倍、700倍，有效位低于10-bit，在幅度歸一化的情況下，最低可分辨1/700的滿量程電壓幅值。有些探測器輸出信號的動態范圍大于1 000倍，為了既獲取整體波形，又獲取波形細節，12-bit的分辨率就不能滿足要求。這種情況下，一般通過信號分路、信道量程搭接等操作，實現對信號的精細測量；為保證信號測量的精度，相鄰測量信道量程必須有較大的重疊部分，這會降低信道有限的動態范圍；此外，各信道的幅值誤差不同、時間誤差不同，量程搭接時會導致測量精度降低^[6]。本文研制了一款采樣率為1 GS/s、分辨率為16-bit的數據采集系統，采用一個信道對應一個探測器，既消除了分路、量程搭接引入的誤差影響，又節約了測量信道，實現了對大動態范圍信號的高精度測量。

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作者信息：

李海濤1，2，李斌康1，2，田耕1，2，阮林波1，2，張雁霞1，2

(1.西北核技術研究所，陜西西安710024；2.強脈沖輻射環境模擬與效應國家重點實驗室，陜西西安710024)

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