基于JESD204B接口的波形產(chǎn)生FPGA設(shè)計(jì)
電子技術(shù)應(yīng)用
付然，孫晨陽，劉芳，杜思航，馬瑞山
中國(guó)電子科技集團(tuán)公司第五十八研究所
摘要： 提出了一種基于JESD204B接口的波形產(chǎn)生的FPGA設(shè)計(jì)方案，該設(shè)計(jì)主要由FPGA、DAC、DDR3以及網(wǎng)口芯片組成，實(shí)現(xiàn)產(chǎn)生雙通道、頻率范圍為2 GHz～3.5 GHz的中頻信號(hào)。FPGA與DAC由高速串行接口JESD204B進(jìn)行連接，實(shí)現(xiàn)雙通道的波形產(chǎn)生、數(shù)字上變頻及數(shù)模轉(zhuǎn)換，網(wǎng)口芯片與DDR3用于傳輸和存儲(chǔ)一些特殊數(shù)字波形。詳細(xì)介紹了JESD204B接口時(shí)鐘同步、DDS信號(hào)發(fā)生器、數(shù)字波形接收、緩存和發(fā)送等關(guān)鍵功能的設(shè)計(jì)。最后通過頻譜分析儀抓捕DAC輸出的中頻信號(hào)驗(yàn)證了FPGA設(shè)計(jì)的可靠性。
中圖分類號(hào)：TN710 文獻(xiàn)標(biāo)志碼：A DOI: 10.16157/j.issn.0258-7998.234746
中文引用格式： 付然，孫晨陽，劉芳，等. 基于JESD204B接口的波形產(chǎn)生FPGA設(shè)計(jì)[J]. 電子技術(shù)應(yīng)用，2024，50(7)：103-106.
英文引用格式： Fu Ran，Sun Chenyang，Liu Fang，et al. FPGA design for waveform generation based on JESD204B interface[J]. Application of Electronic Technique，2024，50(7)：103-106.
中文引用格式： 付然，孫晨陽，劉芳，等. 基于JESD204B接口的波形產(chǎn)生FPGA設(shè)計(jì)[J]. 電子技術(shù)應(yīng)用，2024，50(7)：103-106.
英文引用格式： Fu Ran，Sun Chenyang，Liu Fang，et al. FPGA design for waveform generation based on JESD204B interface[J]. Application of Electronic Technique，2024，50(7)：103-106.
FPGA design for waveform generation based on JESD204B interface
Fu Ran，Sun Chenyang，Liu Fang，Du Sihang，Ma Ruishan
The 58th Institute of China Electronics Technology Corporation
Abstract： An FPGA design for waveform generation based on JESD204B interface is introduced. This design mainly consists of FPGA, DAC, DDR3 and network chips, and realizes the generation of intermediate frequency signals with dual channel frequency range of 2 GHz to 3.5 GHz. FPGA and DAC are linked through high-speed serial interface JESD204B, realizing waveform generation, digital up-conversion and analog conversion, network chips and DDR3 are used for transmitting and storing special waveforms. The article provides a detailed introduction to key technologies such as JESD204B interface clock synchronization design, DDS signal generator, digital waveform reception, storage, and transmission. Finally, the reliability of the FPGA design is verified by the intermediate frequency signal captured by the DAC output through a spectrum analyzer.
Key words : JESD204B；high speed serial transmission；UDP protocol；RGMII interface
引言
波形發(fā)生器是測(cè)試系統(tǒng)中常用的信號(hào)源，更高的采樣率、通道間同步精度以及通道定時(shí)能力一直是波形發(fā)生器的發(fā)展方向［1］。作為核心器件的 DAC［2］目前廣泛采用 JESD204B 接口以適應(yīng)高采樣率所對(duì)應(yīng)的高數(shù)據(jù)速率。JESD204B的物理層基于SerDes架構(gòu)實(shí)現(xiàn)，優(yōu)勢(shì)在于簡(jiǎn)化系統(tǒng)設(shè)計(jì)復(fù)雜度，精簡(jiǎn)PCB 布局布線，擴(kuò)展能力強(qiáng)等。本文利用 FPGA 的硬件可編程、運(yùn)行速度快、穩(wěn)定可靠、高速收發(fā)器支持JESD204B 協(xié)議的特點(diǎn)［3］，將FPGA與DAC 結(jié)合使用，實(shí)現(xiàn)雙通道發(fā)射信號(hào)的波形產(chǎn)生、數(shù)字上變頻及數(shù)模轉(zhuǎn)換，產(chǎn)生2路頻率范圍為2 GHz~3.5 GHz的中頻信號(hào)。
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作者信息：
付然，孫晨陽，劉芳，杜思航，馬瑞山
（中國(guó)電子科技集團(tuán)公司第五十八研究所，江蘇 無錫210000）
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