基于SiP封裝的DDR3時序仿真分析與優化
2021年電子技術應用第10期
王夢雅，曾燕萍，張景輝，周倩蓉
中國電子科技集團公司第五十八研究所，江蘇 無錫214035
摘要： 針對DDR3系統設計對時序要求的特殊性，對某一SiP(System in Package)中DDR3封裝和基板設計進行時序仿真和優化，通過仿真指導設計，提高SiP產品DDR3的設計成功率，減少設計周期。通過ANSYS SIwave軟件提取信號S參數，再經過Cadence SystemSI軟件搭建拓撲進行時序仿真分析，利用信號完整性相關理論，討論信號時序與波形的關系，結合版圖分析，給出實際的優化方案，并經過仿真迭代驗證，最終使所設計的DDR3滿足JEDEC協議中的時序要求。
中圖分類號： TN405.97
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.211370
中文引用格式： 王夢雅，曾燕萍，張景輝，等. 基于SiP封裝的DDR3時序仿真分析與優化[J].電子技術應用，2021，47(10)：42-47.
英文引用格式： Wang Mengya，Zeng Yanping，Zhang Jinghui，et al. Timing simulation analysis and optimization of DDR3 based on SiP package[J]. Application of Electronic Technique，2021，47(10)：42-47.
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.211370
中文引用格式： 王夢雅，曾燕萍，張景輝，等. 基于SiP封裝的DDR3時序仿真分析與優化[J].電子技術應用，2021，47(10)：42-47.
英文引用格式： Wang Mengya，Zeng Yanping，Zhang Jinghui，et al. Timing simulation analysis and optimization of DDR3 based on SiP package[J]. Application of Electronic Technique，2021，47(10)：42-47.
Timing simulation analysis and optimization of DDR3 based on SiP package
Wang Mengya，Zeng Yanping，Zhang Jinghui，Zhou Qianrong
China Electronic Technology Group Corporation No.58 Research Institute，Wuxi 214035，China
Abstract： Aiming at the timing requirements of DDR3 system, timing simulation and optimization were carried out for DDR3 package and substrate design in a SiP(System in Package). Through simulation guidance design, the design success rate of DDR3 in SiP product was improved and the design cycle was reduced. The signal scattering parameters were extracted by ANSYS SIwave software, and then the topology construction and timing simulation analysis was carried out through Cadence SystemSI software. The relationship between signal timing and waveform was discussed based on the theory of signal integrity. The actual optimization scheme was given by combining with layout analysis. Finally, the designed DDR3 system could meet the timing requirements of JEDEC protocol through simulation iteration verification.
Key words : DDR3；SiP(system in package)；timing simulation；high density interconnection；signal integrity
0 引言
系統級封裝(System in Package，SiP)是利用先進封裝技術將不同功能的芯片集成在一個微系統內，具備小型化、低功耗和高性能等優勢，已成為半導體行業關注的重要焦點之一[1-4]。SiP中經常集成高頻率高帶寬的DDR3系統來實現存儲功能，但是與傳統PCB不同，基于SiP封裝的高密度互聯DDR3的復雜性設計帶來的信號完整性問題日益嚴重[5-8]。除了單純從信號的眼圖和波形來判斷信號質量外，DDR3的設計還面臨著嚴格的時序要求，即使信號波形達到JEDEC協議中規定的判決標準，數據與選通信號、地址與時鐘信號等之間的時延也不一定符合協議規范，DDR3的接口時序分析成為DDR3設計的重中之重[9-10]。
基于SiP封裝的DDR3設計一旦出現問題，再重新投產會造成時間和成本的浪費，為了解決這一問題，引入了仿真的概念。根據產品不同設計階段分為前仿真和后仿真，分別針對產品布線前和布線后[11-12]。本文主要針對后仿階段，從一例實際SiP項目中的DDR3封裝和基板設計著手，進行數據與選通、地址與時鐘之間的時序仿真，通過仿真結果分析其信號薄弱點，結合該項目各方面情況提出優化方案，經過仿真迭代，使信號符合JEDEC協議規范，為SiP 的DDR3時序仿真和優化提供很好的借鑒和指導作用。
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作者信息：
王夢雅，曾燕萍，張景輝，周倩蓉
(中國電子科技集團公司第五十八研究所，江蘇 無錫214035)
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