從2020年二季度到今年第二季度期間，DRAM價(jià)格一直持續(xù)上漲，最高漲幅甚至超過(guò)了100%，在連續(xù)漲了近一年后，DRAM主流產(chǎn)品價(jià)格迎來(lái)回落。從8月開(kāi)始，DRAM廠在價(jià)格談判上已顯弱勢(shì)，出現(xiàn)小幅度下滑。
據(jù)TrendForce集邦咨詢(xún)調(diào)查報(bào)告顯示，第三季生產(chǎn)旺季后，DRAM的供過(guò)于求比例于第四季開(kāi)始升高。由于前幾季度需求的猛增，除了供應(yīng)商庫(kù)存水位仍屬相對(duì)健康外，基本上各終端產(chǎn)品客戶(hù)手中的DRAM庫(kù)存已超過(guò)安全水位，服務(wù)商庫(kù)存水位已達(dá)8周以上，甚至有些客戶(hù)庫(kù)存超過(guò)10周，后續(xù)的備貨意愿大大削弱。除了部分Tier2廠商仍在補(bǔ)齊先前的采購(gòu)缺口外，整體動(dòng)能已漸趨緩。
2021年Q3-Q4各類(lèi)DRAM產(chǎn)品價(jià)格漲幅預(yù)測(cè)（圖源：Trendforce）
TrendForce預(yù)測(cè)，第四季度DRAM均價(jià)將開(kāi)始走跌，部分庫(kù)存量過(guò)高的產(chǎn)品單季跌幅不排除會(huì)超過(guò)5%，整體DRAM均價(jià)跌幅為3~8%。
價(jià)格和出貨量等信息反映著DRAM的市場(chǎng)走勢(shì)，而市場(chǎng)因素之外，從技術(shù)角度有觀點(diǎn)認(rèn)為，DRAM技術(shù)似乎已經(jīng)到達(dá)了瓶頸。
DRAM技術(shù)受阻
多年來(lái)，DRAM采用一個(gè)晶體管存儲(chǔ)cell的整體配置沒(méi)有改變。從DRAM誕生至55年后的今天，行業(yè)已經(jīng)擁有3家1X節(jié)點(diǎn)的制造商，其存儲(chǔ)容量超過(guò)4Gb，他們?nèi)栽谥圃炀哂邢嗤渲玫拇鎯?chǔ)cell，包括一個(gè)晶體管和一個(gè)電容器。
從DRAM三巨頭工藝尺寸的發(fā)展歷程來(lái)看，三星、SK海力士、美光在2016-2017年進(jìn)入1Xnm（16nm-19nm）階段，2018-2019年為1Ynm（14nm-16nm），2020年處于1Znm（12nm-14nm）時(shí)代。目前，10nm進(jìn)入第四階段，三星已于2020年上半年完成首批1anm制程DRAM的出貨，2021年美光、SK海力士也開(kāi)始量產(chǎn)第四代10nm級(jí)DRAM產(chǎn)品。后續(xù)，行業(yè)廠商將朝著1α、1β、1γ等技術(shù)新階段發(fā)展。
每個(gè)新的DRAM技術(shù)節(jié)點(diǎn)都能生產(chǎn)出比其前一代更小、更緊湊的芯片，使得每個(gè)晶片能夠集成更多的芯片，抵消了引入新技術(shù)所增加的制造成本。每一個(gè)新節(jié)點(diǎn)不僅會(huì)縮小cell尺寸，還會(huì)引入新材料或新架構(gòu)布局。
從技術(shù)和性能角度來(lái)看，DRAM面臨的主要是帶寬和延遲方面的挑戰(zhàn)。帶寬是可以寫(xiě)入內(nèi)存或可以從中讀取的數(shù)據(jù)量，延遲是對(duì)內(nèi)存的請(qǐng)求與其執(zhí)行之間的時(shí)間間隔。
由于受限于傳統(tǒng)計(jì)算機(jī)體系的馮-諾依曼架構(gòu)，存儲(chǔ)器帶寬與計(jì)算需求之間的鴻溝（即“存儲(chǔ)墻”問(wèn)題）日益突出。
2013年，隨著高帶寬內(nèi)存（HBM）的推出，其中堆疊的DRAM芯片通過(guò)硅通孔（TSV）相互連接，改進(jìn)了邏輯過(guò)程和內(nèi)存之間的數(shù)據(jù)傳輸，使得帶寬得到了很大程度上的緩解。
與基本的DRAM相比，因?yàn)樾枰诜庋b中堆疊裸片，HBM成本較為昂貴。到目前為止，HBM的應(yīng)用場(chǎng)景僅限于一些高端的圖形和高端計(jì)算。同時(shí)，HBM堆棧的大小及其與處理器芯片所需的距離限制了可以連接到處理器的堆棧數(shù)量。
另一方面，其數(shù)據(jù)管腳的工作頻率仍然較高，存在功耗較大的缺點(diǎn)。比如HBM采用了x10um級(jí)微凸塊（Micro-Bump）堆疊DRAM，其數(shù)據(jù)IO數(shù)量有限且寄生電容和功耗較大，進(jìn)而限制了帶寬的增加。
因此，HBM的出現(xiàn)也并沒(méi)有完全解決“內(nèi)存墻”的問(wèn)題。那么，DRAM的下一步會(huì)是什么？
單片3D DRAM
隨著DRAM擴(kuò)展速度放緩，圖案化成本的增加以及可能達(dá)到的物理極限，使得在二維上進(jìn)行縮放更具挑戰(zhàn)性。業(yè)界將需要尋找其他方法來(lái)繼續(xù)推動(dòng)更多、更便宜的內(nèi)存位，避開(kāi)平面縮放限制的常見(jiàn)方法是向第三維架構(gòu)發(fā)展。
美光技術(shù)開(kāi)發(fā)高級(jí)副總裁Naga Chandrasekaran曾表示：“3D DRAM被視為一個(gè)概念，業(yè)界正在進(jìn)行大量準(zhǔn)備工作，包括開(kāi)發(fā)設(shè)備、開(kāi)發(fā)先進(jìn)的 ALD、選擇性沉積、選擇性蝕刻等等，都在進(jìn)行中。”
單片堆疊需要跟HBM完全不同的方法，單片堆疊芯片是一種自然延伸，只需少量額外步驟，但仍舊困難重重。
Arm研究團(tuán)隊(duì)的研究員兼技術(shù)總監(jiān)Rob Aitken表示：“對(duì)于堆疊的物體，關(guān)鍵是構(gòu)建一個(gè)好的電容器，同時(shí)最大限度地減少對(duì)相鄰位單元的干擾。最大的電氣挑戰(zhàn)可能是為堆疊位線留出余量，或者設(shè)計(jì)一種不需要的堆疊解決方案。”
另一個(gè)困難是堆疊層將出現(xiàn)在生產(chǎn)線后端 （BEOL），而生產(chǎn)線的后端需要在低溫下處理，這具有較大挑戰(zhàn)性。但最大的挑戰(zhàn)在于，由于電流電容太深，堆疊多層是不切實(shí)際的，這意味著需要一個(gè)新的位單元進(jìn)行堆疊，但無(wú)電容器位單元同樣很難構(gòu)建。
對(duì)此，業(yè)界提出一種新方法——將電容器翻轉(zhuǎn)過(guò)來(lái)水平放置。從面積的角度來(lái)看，位單元非常小，給電容器帶來(lái)了很多垂直空間，但這也大大增加了單元的占地面積。
對(duì)此，Monolithic3D公司發(fā)言人Jin-Woo Han表示：“為了補(bǔ)償水平電容器的面積消耗，必須堆疊大量層數(shù)。同時(shí)，研究人員還在研究更高的介電常數(shù)，以減少存儲(chǔ)電容器的長(zhǎng)度。”
左邊是單元格的標(biāo)準(zhǔn)布局，右邊顯示它翻轉(zhuǎn)到一邊。電容器現(xiàn)在是水平的，因此需要足夠的層來(lái)抵消橫向面積的增加。（圖源：Monolithic3D）
除了上述難點(diǎn)之外，3D DRAM還存在另外兩個(gè)主要挑戰(zhàn)——經(jīng)濟(jì)和慣性。
從經(jīng)濟(jì)的角度來(lái)看，堆疊需要密度的大幅度提升，根據(jù)Chandrasekaran的說(shuō)法，可能需要堆疊到200到300層才能實(shí)現(xiàn)經(jīng)濟(jì)成本的提升；慣性障礙不容易量化。與任何預(yù)示著消亡的主流技術(shù)一樣，傳統(tǒng)方法的玩家往往有很多討巧的方式，可以從當(dāng)前的cell中找到更多可維持傳統(tǒng)技術(shù)壽命的方法。正如幾十年來(lái)一直預(yù)測(cè)CMOS的末日一樣，DRAM的末日言論也已經(jīng)存在了多年，而且正在不斷被提及。
對(duì)于3D DRAM的未來(lái)發(fā)展方向，雖然業(yè)內(nèi)有很多想法，但對(duì)整體3D的研究仍處于早期階段，就目前而言，采用經(jīng)典DRAM 的HBM類(lèi)型堆疊方法是最好的。或許在未來(lái)的某個(gè)時(shí)候，這可能會(huì)改變。但任何新的位單元至少需要10年的時(shí)間才能站穩(wěn)腳跟，我們還需要數(shù)年時(shí)間才能知道這個(gè)故事的結(jié)局。
晶圓減薄工藝&混合鍵合技術(shù)
另一邊，2021年電子元件和技術(shù)會(huì)議（ECTC）的會(huì)議上，由Micron Memory Japan和其他幾個(gè)研究組織共同撰寫(xiě)的一篇標(biāo)題為“Ultra-thinning of 20 nm Node DRAMS down to 3 ?m for Wafer-on-Wafer （WOW） applications”（“將20納米節(jié)點(diǎn)DRAMS基于超薄至3微米晶圓上的 （WOW） 應(yīng)用”）的論文中，描述了如何使用研磨和化學(xué)機(jī)械拋光（CMP）兩種不同的方法來(lái)減薄晶圓，并比較減薄前后DRAM的保留時(shí)間。
自從引入HBM以來(lái)，晶圓厚度已經(jīng)從幾百微米銳減到40?m左右，但達(dá)到3?m是非常了不起的。晶圓減薄工藝和混合鍵合技術(shù)的結(jié)合為DRAM開(kāi)辟了新的可能性。
晶圓減薄工藝
晶圓減薄工藝的作用是對(duì)已完成功能的晶圓（主要是硅晶片）的背面基體材料進(jìn)行磨削，去掉一定厚度的材料。有利于后續(xù)封裝工藝的要求以及芯片的物理強(qiáng)度，散熱性和尺寸要求。
晶圓減薄后對(duì)芯片有多種優(yōu)點(diǎn)：
1.散熱效率顯著提高，隨著芯片結(jié)構(gòu)越來(lái)越復(fù)雜，集成度越來(lái)越高，晶體管數(shù)量急劇增加，散熱已逐漸稱(chēng)為影響芯片性能和壽命的關(guān)鍵因素。薄的芯片更有利于熱量從襯底導(dǎo)出；
2.減小芯片封裝體積。微電子產(chǎn)品日益向輕薄短小的方向發(fā)展，厚度的減小也相應(yīng)地減小了芯片體積；
3.減少芯片內(nèi)部應(yīng)力。芯片厚度越厚芯片工作過(guò)程中由于熱量的產(chǎn)生，使得芯片背面產(chǎn)生內(nèi)應(yīng)力。芯片熱量升高，基體層之間的熱差異性加劇，加大了芯片內(nèi)應(yīng)力，較大的內(nèi)應(yīng)力使芯片產(chǎn)生破裂；
4.提高電氣性能。晶圓厚度越薄背面鍍金使地平面越近，器件高頻性能越好；
5.提高劃片加工成品率。減薄硅片可以減輕封裝劃片時(shí)的加工量，避免劃片中產(chǎn)生崩邊、崩角等缺陷，降低芯片破損概率等。
實(shí)際上該工藝并非什么新鮮技術(shù)，半導(dǎo)體制造商們用晶圓減薄方法制造IGBT已有十幾年的時(shí)間了。得益于晶圓減薄工藝與創(chuàng)新的封裝，IGBT和MOSFET等功率器件在不斷進(jìn)步。
薄晶圓的生產(chǎn)和混合鍵合將大大降低TSV阻抗，它還會(huì)增加數(shù)據(jù)帶寬，降低熱阻，最終增加互連密度。如果使用這種技術(shù)，將不會(huì)看到HBM結(jié)構(gòu)中芯片之間的導(dǎo)電凸塊，并且存儲(chǔ)器芯片的厚度將薄十倍，這將導(dǎo)致堆疊高度的整體降低。
傳統(tǒng)上，為改進(jìn)設(shè)計(jì)，業(yè)界開(kāi)發(fā)了片上系統(tǒng)（SoC），可以縮小每個(gè)具有不同功能的節(jié)點(diǎn)，然后在將它們封裝到同一裸片上，但是隨著單個(gè)節(jié)點(diǎn)正變得越來(lái)越復(fù)雜和昂貴，更多的人轉(zhuǎn)向?qū)ふ倚碌奶娲桨浮Ｔ趥鹘y(tǒng)的先進(jìn)封裝中組裝復(fù)雜的芯片可以擴(kuò)展節(jié)點(diǎn)，使用混合鍵合的先進(jìn)封裝則是另一種選擇。
在混合鍵合中，兩個(gè)晶圓的金屬鍵合焊盤(pán)以及與它們相鄰的介電材料也被直接連接。用于堆疊芯片的標(biāo)準(zhǔn)凸塊和支柱在芯片之間留下30?m的間隙，從而使整體封裝厚度減少了數(shù)百微米，這對(duì)于智能手機(jī)和可穿戴設(shè)備等設(shè)備至關(guān)重要。
混合鍵合已經(jīng)在CMOS圖像傳感器中取代了硅通孔（TSV）互聯(lián)，在該應(yīng)用中達(dá)到了占位面積、TSV成本縮減以及混合鍵合工藝成本之間的盈虧平衡點(diǎn)。它現(xiàn)在被三星、蘋(píng)果和華為廣泛用于高端智能手機(jī)的CIS。但截至今天，它還尚未在堆疊式DRAM產(chǎn)品中實(shí)施。與現(xiàn)有的堆疊和鍵合方法相比，混合鍵合可以提供更高的帶寬和更低的功耗，但該技術(shù)也更難實(shí)現(xiàn)。
混合鍵合技術(shù)對(duì)分離過(guò)程中可能出現(xiàn)的芯片邊緣缺陷很敏感，這導(dǎo)致在晶圓切割過(guò)程后需要進(jìn)行新的檢查，DRAM制造商要求在后端封裝領(lǐng)域進(jìn)行亞微米缺陷檢測(cè)，這在原來(lái)是前所未有的。賽博光學(xué)研發(fā)副總裁Tim Skunes強(qiáng)調(diào)：“缺陷控制至關(guān)重要，考慮到這些工藝使用已知的昂貴優(yōu)良裸片，失敗成本很高。在組件之間，有一些突起形成垂直的電氣連接，控制凸塊高度和共面性對(duì)于確保堆疊組件之間的可靠性至關(guān)重要。”
目前混合鍵合技術(shù)正在發(fā)展，GlobalFoundry、英特爾、三星、臺(tái)積電、聯(lián)電以及Imec和Leti等廠商都在致力于銅混合鍵合封裝技術(shù)的研發(fā)。其中，臺(tái)積電正在研究一種叫做集成芯片系統(tǒng)（SoIC）的技術(shù)。使用混合鍵合技術(shù)，臺(tái)積電的SoIC技術(shù)可以實(shí)現(xiàn)低于微米的鍵合間距。
臺(tái)積電研究員MF Chen在最近的一篇論文中說(shuō)，與當(dāng)今HBM相比，“繼承了SoIC的DRAM存儲(chǔ)器立方體可以提供更高的存儲(chǔ)器密度、帶寬和功率效率。”
與上述業(yè)界討論的單片3D DRAM等全新配置相比，晶圓減薄與混合鍵合的這種組合將更容易延長(zhǎng)DRAM設(shè)備的壽命。不過(guò)客戶(hù)需要權(quán)衡其選擇并深挖其中的細(xì)節(jié)，也并不是一件容易的事情。
DRAM遠(yuǎn)未走到生命盡頭，還有很長(zhǎng)的路要走，它需要的是進(jìn)一步縮小尺寸并降低成本。可能在未來(lái)，外圍電路也將按比例縮小甚至從DRAM芯片中取出制成獨(dú)立芯片，然后使用超薄工藝和混合鍵合技術(shù)安裝在DRAM上。先進(jìn)光刻和圖案化的結(jié)合將外圍電路分解為單個(gè)小芯片進(jìn)行配置，晶圓減薄工藝和混合鍵合技術(shù)的可用性或?qū)⑹笵RAM設(shè)備重新煥發(fā)活力。
寫(xiě)在最后
有觀點(diǎn)認(rèn)為，隨著新內(nèi)存為整個(gè)系統(tǒng)內(nèi)存架構(gòu)創(chuàng)造的新選擇，DRAM在系統(tǒng)中的角色可能將發(fā)生變化，甚至被其他新技術(shù)取代。
但從目前來(lái)看，有很多的非易失性存儲(chǔ)器，讀取速度或多或少與DRAM一樣快，但寫(xiě)入速度較慢。
就像Rambus Labs高級(jí)副總裁Gary Bronner說(shuō)的那樣：“DRAM的未來(lái)是什么？DRAM的未來(lái)就是DRAM，盡管它在可靠性方面表現(xiàn)不算太好，并且還將面臨刷新時(shí)間的挑戰(zhàn)。但就像當(dāng)今計(jì)算機(jī)系統(tǒng)的許多其他部分所遇到的問(wèn)題一樣，將在系統(tǒng)級(jí)別解決這個(gè)問(wèn)題。目前還沒(méi)有一種新方法可以真正取代DRAM。”
