文獻(xiàn)標(biāo)識(shí)碼： A
DOI：10.16157/j.issn.0258-7998.211844
中文引用格式： 潘金龍，李德建，王于波，等. PCI-Express總線傳輸效率提升的技術(shù)分析[J].電子技術(shù)應(yīng)用，2022，48(5)：79-83.
英文引用格式： Pan Jinlong，Li Dejian，Wang Yubo，et al. Technical analysis of improving the transmission efficiency of PCI-Express bus[J]. Application of Electronic Technique，2022，48(5)：79-83.
0 引言
隨著現(xiàn)代處理器技術(shù)的飛速發(fā)展，使用高速差分總線替代并行總線的應(yīng)用場(chǎng)景越來(lái)越多。與單端信號(hào)相比，高速差分信號(hào)可以使用更高的時(shí)鐘頻率，使用更少的信號(hào)線，完成之前需要很多單端并行數(shù)據(jù)信號(hào)才能達(dá)到的總線帶寬[1]。如何高效地利用總線帶寬，通過(guò)何種配置達(dá)到最優(yōu)應(yīng)用，給設(shè)計(jì)者帶來(lái)了挑戰(zhàn)。
1 總線概述
PCI-Express(Peripheral Component Interconnect Express)是一種高速串行計(jì)算機(jī)擴(kuò)展總線標(biāo)準(zhǔn)，簡(jiǎn)稱PCIe。PCIe屬于高速串行點(diǎn)對(duì)點(diǎn)雙通道高帶寬傳輸，互聯(lián)設(shè)備之間獨(dú)立傳輸，主要有主動(dòng)電源管理、錯(cuò)誤報(bào)告、端對(duì)端的可靠性傳輸、熱插拔以及服務(wù)質(zhì)量等功能。PCIe是一種分層協(xié)議，由傳輸層、數(shù)據(jù)鏈路層和物理層組成[1-3]，層級(jí)結(jié)構(gòu)如圖1所示[4-5]。PCIe A設(shè)備與B設(shè)備之間通過(guò)發(fā)送端與接收端進(jìn)行互聯(lián)。
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作者信息：
潘金龍，李德建，王于波，馮 曦，董長(zhǎng)征，馮文楠
(北京智芯微電子科技有限公司，北京100192)
