5月19日消息，據(jù)路透社報道，比利時微電子研究中心（imec）將于當?shù)貢r間20日在比利時安特衛(wèi)普召開年度季度論壇，在此之前，imec首席執(zhí)行官 Luc Van den Hove 近日通過一份聲明呼吁半導體行業(yè)采用三維可重構(gòu) AI 芯片，以應(yīng)對快速變化的 AI 軟件。

Van den Hove 在聲明中表示，AI 算法開發(fā)的速度比當前開發(fā)專用 ASIC 以解決 AI 數(shù)據(jù)流和計算中的特定瓶頸的策略要快。比如，專用集成電路可能需要一兩年的時間來開發(fā)，并需要六個月的時間在晶圓廠進行制造。

“資產(chǎn)擱淺存在巨大的固有風險，因為當 AI 硬件最終準備就緒時，快速發(fā)展的 AI 軟件社區(qū)可能已經(jīng)發(fā)生了不同的轉(zhuǎn)變，” Van den Hove 說到。

因此，Van den Hove 提議業(yè)界轉(zhuǎn)向三維、可編程的 AI 計算處理單元陣列。

目前英偉達是全球最大 AI 芯片供應(yīng)商，其提供的面向AI的GPU，具有足夠的通用性，可以解決已開發(fā)的多種類型的 AI 算法。它還通過其強大的CUDA 并行計算平臺和編程模型建立起了牢固的護城河。但是，英偉達的 GPU 也不是特定算法最節(jié)能的解決方案。因此，超大規(guī)模企業(yè)和其他人一直在尋求開發(fā) ASIC 加速器，以解決數(shù)據(jù)中心中的特定工作負載集。

Van den Hove 說，雖然大公司可能能夠負擔得起，但對大多數(shù)公司來說，并不經(jīng)濟，且具有風險。

隨著 AI 的前線從 LLM 轉(zhuǎn)向多模式代理 AI，算法變革的步伐甚至可能正在加快。Van den Hove 提議，未來的 AI 芯片將多種 AI 計算樣式構(gòu)建塊處理元件分組，即所謂的超級單元。然后，可編程的片上網(wǎng)絡(luò)將能夠鏈接和編程資源，以動態(tài)地滿足算法要求。該方法將利用 3D 堆疊和其他先進的封裝方法。

路透社所描述的內(nèi)容聽起來讓人想起現(xiàn)場可編程門陣列（FPGA），但在更高的抽象級別上，可能以豐富多樣的內(nèi)存計算處理元素作為陣列中的構(gòu)建塊。

雖然這種方法似乎有道理，但應(yīng)該注意的是，如果 AI 算法需求始終偏離組件超級單元中支持的某些計算樣式，那么“AI 的 FPGA”將包含冗余芯片，并成為一種昂貴但節(jié)能且高性能的解決方案。平衡性能、功耗和面積 （PPA） 是芯片設(shè)計人員面臨的持續(xù)挑戰(zhàn)。傳統(tǒng)上，選擇 FPGA 是為了縮短上市時間，但體積更大，成本更高。

近幾十年來，imec 一直是世界領(lǐng)先的半導體研究中心，并與領(lǐng)先公司合作開展競爭前項目。這使得imec能夠提出和評估現(xiàn)在在前沿采用的許多技術(shù)。這些包括 FinFET、全能柵極晶體管、背面配電、小芯片。