中文引用格式： 王淑芬，李應(yīng)利，高凱菲. 億門級(jí)層次化物理設(shè)計(jì)時(shí)鐘樹的研究[J]. 電子技術(shù)應(yīng)用，2025，51(9)：35-38.
英文引用格式： Wang Shufen，Li Yingli，Gao Kaifei. Research on billion-gate hierarchical physical design clock tree[J]. Application of Electronic Technique，2025，51(9)：35-38.
引言
隨著集成電路制造工藝的快速發(fā)展，集成電路的主流工藝已從微米級(jí)轉(zhuǎn)向納米級(jí)，集成度越來越高，設(shè)計(jì)規(guī)模可達(dá)到上億門級(jí)，對芯片物理設(shè)計(jì)要求更加苛刻。超大規(guī)模集成電路(Very-Large-Scale Integration circuit, VLSI)的復(fù)雜度極高，其物理設(shè)計(jì)必須借助電子設(shè)計(jì)自動(dòng)化（EDA）工具完成[1]。傳統(tǒng)的展平式物理設(shè)計(jì)方法是將所有單元看作一個(gè)層次進(jìn)行物理設(shè)計(jì)，所有的邏輯單元展示在頂層，而對于億門級(jí)VLSI物理設(shè)計(jì)，EDA工具和服務(wù)器的負(fù)載能力已不能滿足展平式物理設(shè)計(jì)的需求[2]。通常使用層次化物理設(shè)計(jì)方法將整個(gè)VLSI芯片分為若干個(gè)子模塊，每個(gè)子模塊單獨(dú)完成物理設(shè)計(jì)和時(shí)序收斂后，將子模塊作為單獨(dú)的模塊（IP）再與頂層進(jìn)行組合，最終完成億門級(jí)VLSI的物理設(shè)計(jì)。
在VLSI層次化設(shè)計(jì)中，時(shí)序收斂是VLSI物理設(shè)計(jì)中一個(gè)關(guān)鍵的問題[3]。時(shí)鐘偏差對VLSI時(shí)序起重要作用，時(shí)鐘偏差是指從時(shí)鐘源點(diǎn)出發(fā)的時(shí)鐘信號(hào)到達(dá)各個(gè)葉節(jié)點(diǎn)時(shí)間的最大差值[4]。在層次化物理設(shè)計(jì)進(jìn)行頂層時(shí)鐘樹綜合時(shí)，由于工具無法讀取到子模塊內(nèi)的時(shí)鐘樹延時(shí)，導(dǎo)致頂層中的寄存器和子模塊內(nèi)的寄存器的時(shí)鐘偏差過大，時(shí)鐘樹綜合后時(shí)序較差，后續(xù)難以實(shí)現(xiàn)時(shí)序收斂。
在物理設(shè)計(jì)時(shí)鐘樹綜合時(shí)，必須處理好時(shí)鐘偏移的問題，處理不好可直接導(dǎo)致建立時(shí)間或者保持時(shí)間違例[5]。為了解決層次化設(shè)計(jì)時(shí)鐘偏差導(dǎo)致的時(shí)序違例問題，本文基于28 nm億門級(jí)VLSI層次化頂層物理設(shè)計(jì)，使用腳本在子模塊中抓取與頂層設(shè)計(jì)有時(shí)序關(guān)系的時(shí)鐘樹長度，在頂層時(shí)鐘樹綜合階段輸入子模塊的內(nèi)部時(shí)鐘樹延時(shí)，使頂層可以讀取到子模塊的內(nèi)部時(shí)序延時(shí)，時(shí)鐘樹綜合后減小真實(shí)的時(shí)鐘偏差，為后續(xù)時(shí)序優(yōu)化收斂提供幫助。
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作者信息：
王淑芬，李應(yīng)利，高凱菲
（中國電子科技集團(tuán)公司第五十八研究所，江蘇 無錫 214072）
