光纖陀螺是激光陀螺的一種，是慣性技術和光電子技術緊密結合的產物。它利用Sagnac干涉效應，用光纖構成環形光路，并檢測出隨光纖環的轉動而產生的兩路超輻射光束之間的相位差，由此計算出光纖環旋轉的角速度。光纖陀螺儀" title="光纖陀螺儀">光纖陀螺儀主要由兩個部分組成。伺服于表頭的調制解調電路根據輸入的電信號，經過相應的變換后形成反饋信號送至表頭的相位調制器中。在實際的應用過程中，相應的調制解調電路應該根據溫度、振動等情況做出相應的改變，才能最大限度地保證陀螺的精度要求。本文設計了一種基于FPGA" title="FPGA">FPGA的測試系統，模擬光纖陀螺儀的表頭，并檢測調制解調電路的性能。
模擬表頭" title="模擬表頭">模擬表頭的基本原理及結構
表頭的主要功能是將Sagnac效應產生的光程差所引起的相位變化通過回路耦合器轉換為光功率的變化，再通過探測器探測后以電信號的形式輸出至調制解調電路中。數字閉環光纖陀螺儀系統結構見圖1。從調制解調電路中采樣來的原始參數值，經過模擬表頭內數字信號處理，可將輸入調制解調電路的實際表頭信號還原出來。得到初始還原值之后，通過在模擬表頭中進行修改、加載不同類型的參數值，從而檢測調制解調電路中相應的性能指標。
圖1 數字閉環光纖陀螺儀系統結構圖
本文所設計的模擬表頭系統遵循了一般數字閉環光纖陀螺系統的基本原理，在系統結構上發生了變化。調制解調電路在本系統中處于被動地位，而表頭作為系統的主體。同時，用一個自主設計的電路系統代替了光纖陀螺儀的表頭部分。模擬表頭及其測試系統的結構如圖2所示。
圖2 模擬表頭及其測試系統框圖
圖中，PC上位機的工作十分重要，它不僅控制調制解調電路和模擬表頭系統的協同工作，而且要將所采集來的數據進行分析整理，并完成關鍵的軟件編寫和植入工作。
模擬表頭系統的硬件設計
根據理論分析，本文設計出基于FPGA的模擬表頭硬件系統，如圖3所示。
圖3 基于FPGA的光纖陀螺模擬表頭硬件連接圖
在這個閉環系統中，需要采集的主要信號是調制解調電路中的相位反饋信號。根據反饋信號的特點，選用運算量不大
但處理速度快的FPGA作為信號處理的主要器件。在本方案中，考慮到成本和實際運算量，選取XC3S100E" title="XC3S100E">XC3S100E FPGA芯片。
本系統采用±5V穩壓直流電源供電。經過計算，本系統的功耗在5W以下，故直流電源的輸出電流需達到1A。根據FPGA及其外圍電路的供電要求，需要設置三個DC/DC模塊：分別是5V轉3.3V，5V轉2.5V和3.3V轉1.2V。分別選擇了MAX651、ADP3333和LTC3406用于電壓轉換。另外，3.3V電源還用作驅動ADC、數碼管、運算放大器等器件。
XC3S100E芯片具有較好的性價比，它具有2160個邏輯單元，100000個系統門資源，最大的I/O口數目是108。對本系統來說，完全能滿足16位輸入/輸出、數碼管指示燈等顯示模塊、與上位機通訊以及其他控制信號的接口需要。系統中另外配置了一塊和FPGA相匹配的EPROM-XCF01S，用來提供邏輯芯片在開機后目標程序的加載。
A/D和D/A轉換分別采用AD7671和AD768兩款芯片。AD7671具有最高可達1MSPS的采樣速率，逐次逼近型高速高精度，并行傳輸的模數轉換器，并能達到16bit的分辨率，而且無失碼，最大積分非線性誤差(INL)僅為±2.5LSB，能夠很好地滿足本系統要求。AD768是一款具有16位精度，最高可達40MSPS采樣速率的高速DAC。它的響應時間非常短，轉換速度快并與高速的ADC有很強的適配能力。
在提取初始參數時，考慮到陀螺信號比較弱，在A/D轉換之前的設計采用了弱信號檢測方法，對信號進行濾波、整形并放大，在最大限度保證無失真的前提下將原始信號提取出來，并轉換為ADC可以分辨的信號輸出。
模擬表頭系統的軟件設計
根據閉環光纖陀螺儀表頭的基本原理，實際表頭輸出的信號為周期恒定的梳狀波。波形中奇偶周期的電壓差值表示表頭光纖環中兩束光的光程差所對應的電信號量。調制解調電路產生的用于反饋的階梯波作為實際表頭的輸入。因此，模擬表頭軟件要解決的問題有兩個：一個是產生一個象征光程差(根據光程差就能計算出角速度ω)的隨機數X，一個是利用調制解調電路送來的階梯波進行計算，提取階梯值S及其周期。
核心算法的軟件設計流程如圖4所示。
圖4 模擬表頭核心算法的軟件流程圖
在流程圖中，模塊A用于判斷階梯值的正負。根據實際解調電路特性，反饋信號是通過對解調電路產生的階梯值累加，再經方波調制得到的，累加過程中采用了高低復位操作。因此，在對階梯波采樣值作進一步處理前，有必要判斷階梯值正負。這里通過設置計數器，對同周期相鄰采樣值進行多次作差比較來判斷其正負，避免了高低復位操作引起的前后采樣值突變對判斷結果的影響。
模塊B是高低復位判斷和補償模塊。該模塊通過比較同周期前后采樣值的大小來實現復位點判斷，然后對經過復位的采樣值進行相應的補償操作。
在Xilinx ISE" title="ISE">ISE8.2的平臺上，對Verilog HDL編寫的模擬表頭作了功能仿真。采用常用的ModelSim SE 6.2對Testbench模塊進行仿真，用以檢測程序設計中計算和邏輯的正確性。仿真模塊設置主時鐘MCLK周期為10ns，高低電平持續時間相同。每隔50個時鐘周期進行一次采樣，累加16個采樣值求一次階梯。仿真時間設置為35000ns，RSTB為主復位信號，ADBUSY與ADCNVST為ADC控制信號，CLOCK為DAC控制信號。
本方案對隨機數X和輸入INDATA在幾種極限情況下的仿真結果進行了驗證，用以檢測表頭程序設計的正確性。
結語
根據以上的軟硬件設計，可設計出能夠模擬光纖陀螺儀表頭行為的模擬表頭系統。測試時，將實際的光纖陀螺儀表頭和調制解調電路與設計電路系統對接，就能得到所期望的波形和數據。將模擬表頭的隨機輸入數(代表角速度ω)與被檢測的調制解調電路輸出作對比，可有效檢驗出被測調制解調電路的性能。
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