摘 要：基于跳頻" title="跳頻">跳頻信號的特點,提出了一種隙同步的方法,并采用TMS320C54X系列DSP對隙同步方案進行了硬件仿真和分析。?
關鍵詞：短波 跳頻通信 位同步" title="位同步">位同步 TMS320C54X芯片?
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??? 跳頻通信是一種載頻按照一定規律變化的多頻率移頻鍵控,具有抗干擾性強、保密性好、頻帶利用率高的特點,易于兼容,便于構成多種通信網。正是由于這些特點,跳頻通信系統" title="通信系統">通信系統在現代軍事和交通運輸通信中得到了廣泛的應用。國外近幾年推出了大量跳頻電臺" title="跳頻電臺">跳頻電臺的產品,如美國HAKRIS公司的中速跳頻電臺RF-5010、美國Rockwell公司的SINGARS-U超快速跳頻電臺等。這些電臺均采用微處理機控制,功能齊全,輕便靈活,操作簡單。
利用跳頻圖案的良好正交性和隨機性,可以在一個寬的頻帶內容納多個跳頻通信系統同時工作,將多個電臺組成通信網絡,完成專向通信或網絡通信,達到頻譜資源共享的目的,從而提高頻譜的有效利用率,增加用戶通信的靈活性[1]。短波信道是一種時變衰落信道,為保證各接收端" title="接收端">接收端均能在適當時刻進行取樣判決,從而正確接收傳輸信息;短波跳頻網對位同步有較高的要求。因此,位同步問題是短波跳頻通信網中的一個重要問題。
位同步的實現方式很多,如常用的插入導頻法和自同步法等。本文提出了一種新的同步方案——隙同步的概念,并基于TI 公司TMS320C54X系列DSP,采用TMS320匯編語言對該隙同步方案進行了硬件仿真和數值分析。
1 跳頻網位同步原理
在跳頻通信系統中,為了正確接收數據,接收端必須提供一個作為取樣判決用的定時脈沖序列。該序列的重復頻率與碼元速率相同,相位與最佳判決時刻一致。因此,跳頻通信系統位同步過程就是指收發兩地跳頻速率與起始相位的偏差在允許的范圍內(通常小于1/2個碼元)提取正確的定時脈沖序列的過程[2]。基于跳頻信號的特點,本文提出了一種隙同步的方法,可以較好解決短波跳頻系統位同步問題。
1.1 隙同步原理
某段時間間隔內的跳頻信號波形如圖1所示。 ?
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圖1 跳頻信號波形?
由圖1可見,相鄰兩個跳頻信號的載頻頻率是不同的,而且兩個載頻交界處的相位通常并不連續,存在突變。隙同步原理就是利用了跳頻信號的這個特點來實現位同步的。
在圖1中,從t0時刻開始提取一個碼元長度的信號,通常在該段信號內包含著一個躍變點。若不存在躍變點,即碼元準確同步,則跳頻信號的幅度譜表現為如圖2所示的單音信號形式。 ?
圖2 同步時跳頻信號幅度譜?
若在該段信號內存在躍變點,則信號的幅度譜將有所不同,在載頻頻率f0之外還有一些因躍變而產生的頻率分量fi、fj等,這些分量的幅度較之f0要小得多,如圖3所示。 ?
圖3 不同步時跳頻信號幅度譜?
由此可見,通過分析信號的幅度譜,可以判斷躍變點的位置。具體而言,首先對信號均勻抽樣得到長度為N的離散信號序列,對該離散序列進行快速傅立葉變換(FFT)得到其幅度譜,然后通過比較載頻頻率f0與相位躍變所產生頻率分量的幅度,即可以判斷信號是否同步。若因相位躍變而產生的頻率分量的幅度之和為0,則表明信號已同步;否則,將信號延遲若干點,繼續作N點FFT,直到信號同步。
以上討論不存在噪聲干擾的理想情況。然而,在實際應用中,噪聲時刻存在,這使得信號即使同步了,除載頻f0以外的各頻率分量的能量也不會為0。但是在環境不十分惡劣的情況下,即當信號沒有完全淹沒在噪聲中時,上述原理仍然適用。
1.2 隙同步實現方法[3～4]
基于上述隙同步原理,本文設計了如下的同步點尋找方法:
(1) 以t0時刻為起始點取一段跳頻信號,對該段跳頻信號進行A/D轉換得到離散信號序列。
(2) 從所得信號序列中順序取出一個碼片長度(N點)的信號,進行N點FFT運算得到該部分信號幅度譜。若該幅度譜中峰值對應的頻率分量是約定頻率之一,則將除該頻率分量以外的所有頻率分量的幅度求平方和,并記為a1,然后延遲W點(一般取W使N/W為整數),順序取出N點信號,重復以上過程,直到完成N/W次(一個碼片長度)的分析,所得的幅度和依次記為a2,a3,…,aN/W。若該幅度譜中峰值對應的頻率分量不是約定的頻率之一,則延遲W點取出后續的N點信號,重復上述操作。
(3) 從所得到的{a1,a2,…,aN/W}中取一個最小值ai,并將該點對應的時刻(即點序號)記為A1,初步認為該時刻即為同步點。A1可以根據下式計算,即
A1=startpoint+(i-1)×W(1)
(4) 重復(2)、(3)步驟,進一步得到A2、A3值。然后比較A1與A2、A2與A3的距離是否為一個碼元的長度,若是,則表明所取同步點A1正確。
2 隙同步TMS320算法設計
2.1 隙同步程序
根據上述隙同步原理和同步點尋找方法,本文采用TI公司TMS320C54X系列DSP芯片[5]進行硬件仿真,具體程序流程圖如圖4所示。 ?
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圖4 隙同步程序流程圖?
為了便于數值仿真分析,本文將FFT運算所用到的余弦表值模擬為跳頻信號的A/D輸入數據,并規定一個碼元周期內信號抽取點數為256點。具體輸入數據設計如下:每個頻率的數值表占用256個存儲單元,存儲順序依次為選定頻率的基頻、倍頻、4倍頻、8倍頻和16倍頻值。
輸入數據送入以addr1為首地址的數據存儲區中,偶地址單元存儲實部,奇地址單元存儲虛部。指定C3為延遲指針,用于指定點搜索的起始位置。每次點搜索過程由程序控制將從地址(addr1+C3)開始的256個單元的數據送入FFT模塊進行幅度譜分析,本文中C3每次移動8個數據單元。在判斷峰值頻率是否為約定頻率之一時,通過約定頻率的存儲器位置進行判決,本文選取8個約定頻率。
C1和C2為運算次數計數器。當C1＝32時,表示已經完成一個碼元長度的同步點搜索,可以開始尋找32個和值中的最小值,否則繼續計算。C2用于計算尋找到的同步點的個數。本文采用3個同步點輔助判斷,因此,當C2＝3時即可進行同步判決。若同步成功,在程序結束時將地址大于3000的10個單元置1。
2.2 FFT算法設計
上述同步點尋找算法是一種基于信號頻譜分析的幅度同步方法,對信號的幅度譜分析主要是利用快速傅立葉變換(FFT)算法完成的。因此,FFT算法的設計對上述隙同步方法是至關重要的。
按時間抽取FFT(DIT-FFT)算法是FFT算法的一種。它通過不斷地把時間序列N點x(n)按照序號n奇偶性分解為偶序列和奇序列,并進行L＝log2N級蝶形運算,從而減少乘法和加法的運算次數,盡可能地減小運算量[6]。
DFT變換式為:?
根據旋轉因子的周期性和對稱性,可以將X(k)進一步表示為:
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式(3)中,X1(k)和X2(k)分別為偶序列和奇序列的N/2點DFT。由此可見,只要求出0到(N/2-1)區間內的所有X1(k)和X2(k)值,即可求出0到(N-1)內所有X(k)值,這就大大節省了運算。
利用蝶形信號流圖,(3)式可以表示為如圖5所示的蝶形運算形式。 ?
圖5 蝶形運算單元?
對于N點的FFT運算,共包含有L=log2N級蝶形運算。通過不斷對序列進行奇偶序列分解,即可以得到N點FFT運算的流圖。根據DIT-FFT算法的特點可知FFT程序設計有如下三個關鍵的問題:
(1)輸入序列應該是反序輸入,即按照序號n的比特反轉值輸入;
(2)與各級蝶形單元相應的旋轉因子值的確定;
(3)蝶形單元的控制,包括輸入數據的讀取、輸出數據的存儲及時序控制等。
FFT算法的流程圖如圖6所示。 ?
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圖6 FFT算法的流程圖?
根據短波跳頻信號的特點,本文提出了一種新的跳頻通信網位同步方案——隙同步的方法,并基于TI公司TMS320C54X系列DSP,采用TMS320匯編語言對隙同步方案進行了硬件實現和分析。
仿真結果表明:隙同步原理能較好地解決跳頻通信網中接收端的位同步問題,為后續單元實現正確譯碼奠定了基礎。而且,由于TMS320C54X系列DSP具有運算速度快、精度高的特點,采用該方法可以獲得較短的同步時間,有利于提高通信網的性能。
參考文獻
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