??? 摘? 要： 采用基于過采樣" title="過采樣">過采樣Σ-ΔDAC調(diào)制技術(shù)設(shè)計的音頻D/A轉(zhuǎn)換器，對量化噪聲進(jìn)行有效整形，提高了分辨率和帶內(nèi)信噪比" title="信噪比">信噪比（SNR）。重點對Sigma-delta設(shè)計進(jìn)行了詳細(xì)分析，給出了有關(guān)電路結(jié)構(gòu)和仿真結(jié)果。芯片已在TSMC 0.18μm CMOS工藝上流片成功，在工作頻率6.144MHz時動態(tài)范圍達(dá)128.6dB，信噪比109.5dB，總諧波失真達(dá)-117.2dB。?

??? 關(guān)鍵詞： 過采樣；Σ-ΔDAC；DEM；傳遞函數(shù)

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??? 隨著數(shù)字音頻技術(shù)的迅速發(fā)展，高分辨率D/A轉(zhuǎn)換器被大量使用，與傳統(tǒng)D/A調(diào)制器相比，基于過采樣技術(shù)的Sigma-delta modulate（SDM）DAC對噪聲進(jìn)行整形和對量化噪聲進(jìn)行有效抑制，且在提高信噪比（SNR）、后端模擬濾波器設(shè)計以及物理實現(xiàn)上具有很大的優(yōu)勢。?

??? 文章首先從系統(tǒng)的角度出發(fā)，根據(jù)音頻DAC的總體性能要求，對Σ-ΔDAC的結(jié)構(gòu)、性能、優(yōu)缺點進(jìn)行了分析，選擇出合適的結(jié)構(gòu)；在確定調(diào)制器結(jié)構(gòu)以后，再分析結(jié)構(gòu)對各個電路模塊的影響，給出電路模塊的設(shè)計指標(biāo)；最后根據(jù)這些指標(biāo)完成電路設(shè)計以及相應(yīng)的版圖設(shè)計。?

1 Σ-ΔDAC的結(jié)構(gòu)?

??? Σ-ΔDAC由插值" title="插值">插值濾波器(Interpolator)、Sigma-delta調(diào)制器（SDM）、動態(tài)匹配單元（DEM）、重構(gòu)" title="重構(gòu)">重構(gòu)濾波器（SC Filte）組成，其原理框圖如圖1所示。?

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??? 采樣率為48kHz的18bit數(shù)據(jù)經(jīng)過插值濾波器得到128倍的過采樣數(shù)據(jù)，再經(jīng)過三階4bitΣ-Δ調(diào)制器得到15bit碼流，進(jìn)入三階全差分" title="全差分">全差分模擬重構(gòu)濾波器，從而完成數(shù)據(jù)的轉(zhuǎn)換，得到所需信號。?

1.1 插值濾波器的設(shè)計?

??? 插值濾波器采用多級濾波器實現(xiàn)128倍過采樣，若采用單個濾波器實現(xiàn)，則濾波器需要非常狹窄、陡峭的過渡帶，物理實現(xiàn)有很大困難，故降低了后端濾波器的要求。插值濾波器由兩個半帶濾波器（HBF）、一個FIR濾波器、一個梳狀濾波器組成。其具體階數(shù)、結(jié)構(gòu)如圖2所示。?

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??? 采用HBF能節(jié)省芯片（ROM）面積（HBF系數(shù)比普通FIR將近少一半），采用FIR既能2倍插值而且能對SINC的帶內(nèi)衰減進(jìn)行有效補(bǔ)償，保證通帶平坦度，采用SINC能以相對簡單的硬件結(jié)構(gòu)實現(xiàn)高精度的濾波，可以方便地對其進(jìn)行16倍插值。利用HBF和FIR濾波器的系數(shù)對稱性，共有102個系數(shù)（45+12+45），共用一塊深度128的ROM即可。在實現(xiàn)過程中，每個聲道共用一個乘法器，減少了面積，降低了功耗。選擇4階SINC濾波器，其傳輸函數(shù)為：?

?????

??? 當(dāng)取z=e^jω，帶入上式可得到CIC濾波器的系統(tǒng)幅頻響應(yīng)為：?

?????

??? CIC濾波器的實現(xiàn)結(jié)構(gòu)采用精簡結(jié)構(gòu)，這樣在每一級差分電路中可以節(jié)約R-1個移位寄存器，從而節(jié)約了芯片面積，結(jié)構(gòu)如圖3所示。?

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??? 值得注意的是，由于不斷進(jìn)行累加，數(shù)據(jù)的字長將增加，但過長的字長又是浪費，故要合理選擇適當(dāng)?shù)淖珠L，字長由下式給出：?

??? B_min=N·log₂R+B_in-1????????????????????????????????????????? (3)?

??? 其中N為CIC濾波器的階數(shù)，R為插值因子(本設(shè)計中R為16)，B_in為輸入數(shù)據(jù)的字長，B_min為CIC濾波器的最小字長，這樣就可以保證精度。?

1.2 Sigma-delta調(diào)制器的設(shè)計?

??? Sigma-delta 調(diào)制器的噪聲整形原理就是在過采樣基礎(chǔ)上利用高增益的前向通路和負(fù)反饋進(jìn)一步整形量化噪聲頻譜，將量化噪聲從基帶內(nèi)搬移到基帶外,不僅得到更高的帶內(nèi)信噪比，而且降低了后端對低通濾波器的要求，能夠很好地抑制帶內(nèi)噪聲。當(dāng)fo<[1]：?

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??? 其中L為Σ-Δ調(diào)制器的階數(shù)，M為過采樣率，N為量化器位數(shù)。通過分析可知，要提高信噪比(SNR)可以通過增加調(diào)制器階數(shù)或增加過采樣率，而增大動態(tài)范圍(DR)則希望調(diào)制器階數(shù)小，與量化器位數(shù)高相矛盾，在設(shè)計時需要很好權(quán)衡^[2]。?

??? 由于所設(shè)計的Σ-Δ調(diào)制器用于音頻處理,信號頻率范圍為20Hz～20kHz，Nyquist設(shè)定為48kHz，根據(jù)式(5)可知：要達(dá)到18bit的分辨率(SNR為108dB)，調(diào)制器階數(shù)不能低于三階，若采用高階的噪聲傳輸函數(shù)(NTF(z))，則需用高階線性反饋的DAC來完成。經(jīng)過各方面的權(quán)衡，決定采用三階四比特量化、128倍過采樣率(即采樣頻率為6.144MHz)的結(jié)構(gòu)來完成。與單比特結(jié)構(gòu)相比，多比特結(jié)構(gòu)具有更好的穩(wěn)定性，而且由于具有更小的量化梯度，降低了后端運放的Slew-rate、帶寬以及功耗^[3]。?

??? 利用Matlab建立模型得出相應(yīng)的參數(shù)及合理的系數(shù)、結(jié)構(gòu)。噪聲傳輸函數(shù)（NTF）實際上為高通濾波器，具有Chebyshev頻響特性，調(diào)節(jié)共軛零點的位置，使之對應(yīng)18kHz的頻率點時，與把所有的零點置于直流點，可以提高6dB的DR，再加上dither模塊，使帶內(nèi)噪聲再次推向高頻，更重要的是對空閑有很強(qiáng)的抑制作用，提高了帶內(nèi)SNR。?

??? dither模塊引入白噪聲，實際上是一個偽隨機(jī)序列產(chǎn)生器，由一個21bit的線性移位寄存器序列（LFSR）來完成，其Tap值為19，2。產(chǎn)生的偽隨機(jī)序列經(jīng)過（1-z^-1）模塊，實際上為一個高通濾波器，對噪聲進(jìn)行整形。?

??? SDM具體結(jié)構(gòu)和系數(shù)如圖4所示。?

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??? 在圖4中，a1、a2、a3分別為第一級、第二級、第三級積分器的增益因子，b1、b2、b3為縮放因子，用來限制輸出幅度。利用matlab得出系數(shù)如下：a1為5/4，a2為1/4，a3為1/2，b1、b2、b3均為1，利用移位操作來代替乘法器，大大節(jié)約了芯片面積、功耗，同時使設(shè)計有更好的時序。?

1.3 DEM模塊的設(shè)計?

??? 多比特量化同時也帶來一個非線性問題，故需要用DEM（dynamic element matching）模塊將調(diào)制器的調(diào)制結(jié)果進(jìn)行“擾亂”，產(chǎn)生偽隨機(jī)量化信號。?

??? DEM模塊在此采用DWA（data weight average）算法對4bit SDM調(diào)制后的15級量化結(jié)果進(jìn)行“擾亂”^[4]。如果對15級全部進(jìn)行“擾亂”將降低系統(tǒng)速率，考慮到后端SC重構(gòu)濾波器是全差分結(jié)構(gòu)，故采用14級溫度碼輸出，13級進(jìn)行“擾亂”。DWA算法為：?

??? Tc=6??? 0001111110000?

??? Tc=4??? 0000000001111?

??? Tc=3??? 1110000000000?

??? Tc=9??? 0001111111110?

??? Tc=12?? 1111111111100?

??? DWA產(chǎn)生的序列為偽隨機(jī)數(shù)，在相當(dāng)長的時間內(nèi)每一位“0”、“1”出現(xiàn)的概率相等，有效補(bǔ)償了模擬器件的參數(shù)誤差，減小了非線性特性。?

1.4 SC重構(gòu)濾波器的設(shè)計?

??? SC重構(gòu)濾波器的目的在于平滑數(shù)字比特和流除帶外噪聲，這里采用全差分SC來實現(xiàn)，因為它具有以下優(yōu)點：可以通過改變時鐘頻率，方便地改變等效電阻的大小，可以節(jié)省芯片面積。全差分結(jié)構(gòu)有效地削弱時鐘抖動、時鐘饋通、電源、襯底及開/關(guān)電荷注入噪聲影響，還能增大輸入/輸出電壓擺幅^[5-7]。其結(jié)構(gòu)如圖5所示。?

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??? 工作過程如下(單端分析)：經(jīng)過DEM處理后的14bit數(shù)據(jù)流以及其延遲一個周期的數(shù)據(jù)作為SC重構(gòu)濾波器的輸入，利用兩相非重疊時鐘Φ1、Φ2驅(qū)動開關(guān)S1、S2。當(dāng)Φ1為高電平時，電容組C1、C2分別對數(shù)據(jù)流進(jìn)行采樣；Φ2為高電平時，所有的抽樣電容C1、C2并行地與反饋電容Cf相連。其傳輸函數(shù)為：?

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??? 此結(jié)構(gòu)還有一個優(yōu)點，就是運算放大器的噪聲沒有被抽樣、沒有在帶內(nèi)折疊，故沒有損失DR來折中THD。?

??? 采用全差分兩級class A運算放大器，因為class A噪聲較低，帶寬且具有大的共模輸入范圍和輸出擺幅，用兩級運放能提供足夠的增益。利用共模反饋電率來穩(wěn)定共模輸出電壓，PMOS差分對作為輸入有利于減小1/f噪聲。運算放大器如圖6所示。

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2 實驗結(jié)果?

????利用Nclaunch simvision進(jìn)行數(shù)字后仿，用Cadence&AMS進(jìn)行數(shù)模混仿導(dǎo)出數(shù)據(jù)再利用Matlab進(jìn)行FFT分析，頻譜如圖7、圖8所示。從頻譜圖可以得出系統(tǒng)DR為135.6dB，SNR為109.3dB，系統(tǒng)性能完全達(dá)到預(yù)期目標(biāo)。?

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??? 文章采用基于過采樣Σ-Δ技術(shù)設(shè)計的音頻DAC具有高的SNR，大的DR，低的THD和良好的穩(wěn)定性，為今后設(shè)計音頻DAC提供了有效的依據(jù)。Dither引入的白噪聲很好地解決了空閑音的影響，DEM算法有效保證了電路的穩(wěn)定性。芯片已在TSMC 0.18μm 1P/6M CMOS工藝上流片成功，其測試結(jié)果如表1所示。?

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參考文獻(xiàn)?

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