小波變換能夠同時在時域和頻域進行局部分析，在對時變信號進行分析時具有明顯的優(yōu)勢。小波算法在進行信號處理時，由于具有濾波效果好、信號細節(jié)損失少的優(yōu)點，從而引起了廣泛的關注和應用。目前常用于高速實時信號處理的硬件芯片分為兩大類：基于大規(guī)模可編程集成電路FPGA的純硬件實現(xiàn)方案和基于高速通用DSP的軟件實現(xiàn)方案。采用FPGA的硬件實現(xiàn)方案硬件接口設計靈活，可以和任意數(shù)字外圍電路直接使用，且其具有高度的集成度和高速的處理速度；而基于高速通用DSP的軟件實現(xiàn)方案代碼設計靈活，可以快速修改和調(diào)試程序[6]。小波算法運算量較大，如果采用DSP方案由軟件來實現(xiàn)該算法就很難滿足系統(tǒng)實時性的要求。基于以上原因本文提出了采用FPGA方案實現(xiàn)小波算法。該方案對一維信號具有良好的去噪效果，同時也能滿足系統(tǒng)的實時性要求。
1 小波去噪的基本原理
    對于小波算法，應用最廣泛的是信號處理和圖像處理，而在這兩個領域中應用最多的就是信號及圖像的去噪和壓縮。由于在正交小波中，正交基的選取比傳統(tǒng)方法更接近實際信號本身，所以通過小波變換可以更容易地分離出噪聲，因此，相對于傳統(tǒng)方法，小波分析在去噪和壓縮方面有著無可比擬的優(yōu)勢[5]。
    小波分析用于去噪的過程如下：
    (1)分解過程：選定一種小波，對含噪信號進行N層小波分解，得到各層分解的小波系數(shù)。
    (2)閾值處理過程：將通過分解得出的各層高頻小波系數(shù)進行閾值處理，在進行到最后一層時，要同時對該層的高、低頻系數(shù)進行閾值處理。
    (3)重構過程：將經(jīng)過閾值處理后的小波系數(shù)通過小波逆變換重構出去噪后的信號。
    閾值降噪法是一種實現(xiàn)簡單、效果較好的小波降噪方法。小波變換具有很強的去數(shù)據(jù)相關性，它能將信號的能量集中在小波域一些大的小波系數(shù)中，而噪聲的能量卻分布于整個小波域內(nèi)，因此經(jīng)小波分解后信號的小波系數(shù)比噪聲的大。于是，采用閾值的辦法可以把信號的小波系數(shù)保留，而使絕大部分噪聲小波系數(shù)置零[2]。目前，常用的閾值函數(shù)有硬閾值函數(shù)和軟閾值函數(shù)。硬閾值法處理的結果可以很好地保留信號邊緣等局部特征，軟閾值法處理的結果要相對平滑，但是比較容易造成模糊等失真現(xiàn)象。
2 硬件實現(xiàn)
    系統(tǒng)框圖如圖1所示。根據(jù)相關分析，設計采用了XILINX公司生產(chǎn)的超大規(guī)模 FPGA器件Virtex 5 XC5VSX50T。系統(tǒng)接口采用RS422串口，相對于RS232，通過RS422能夠以更快的波特率來收發(fā)數(shù)據(jù)，同時其通信距離也比RS232更遠。在進行小波變換之前需要預存一定長度的數(shù)據(jù)，因此在接口和小波變換模塊之間需要設置一個FIFO。FPGA通過接口模塊將收到的含噪信號數(shù)據(jù)存入FIFO模塊中，預存32個數(shù)據(jù)。

    為保證一定的濾波效果又不使算法的運算量過大，本文將小波變換模塊的分解、重構層數(shù)設為5層。小波變換模塊主要包括前向小波變換模塊、閾值處理和逆向小波變換模塊。前向小波變換模塊完成對含噪信號的多層分解，將含噪信號分解為低頻分量和高頻分量。閾值處理模塊去除經(jīng)過多層小波分解出來的各層高頻噪聲，在前4層閾值處理過程中需將處理后的高頻分量存儲到相應的RAM中。逆向小波變換模塊完成信號的多層重構，得出去噪后的信號。逆向小波變換模塊重構信號的順序和前向模塊相反，是按最后一層到第一層的順序重構信號，在進行到相應層次時將存放在相應RAM中經(jīng)閾值處理后的高頻分量取出與該層低頻分量進行重構，完成5層逆向小波變換之后即可得到去噪后的信號。小波變換模塊的FPGA結構圖如圖2所示。

    本設計選用DB4小波對含噪信號進行提升小波變換，DBN系列的小波擴張性比較好，可以靈活地權衡增加支集長度（為了提高能量的集中度）帶來的邊界問題，且DB4小波濾波器長度較短，能夠提高運算速度，也能夠滿足一定的濾波效果。
    在MATLAB平臺中通過執(zhí)行語句“lsdb4=liftwave('db4');displs(lsdb4)；”就能得到db4提升小波的方案信息。其方案信息如下：
    lsdb4={ [-0.32227589] [-1.11712361 -0.30014226]
    [-0.01880835 0.11764809] [2.13181671 0.63642827]
    [-0.46908348 0.14003924 -0.02479124] [0.73412453]
    [1.36216672] }；
    由提升小波算法可知，該算法主要由加、減、乘運算組成，對于FPGA實現(xiàn)來說，加減運算可以調(diào)用FPGA的加法器IP核，而浮點系數(shù)的乘運算可以通過移位相加來實現(xiàn)。以浮點系數(shù)-0.32227589為例，-0.32227589=-((1/4)+(1/16)+(1/128))，所以要實現(xiàn)數(shù)據(jù)與系數(shù)-0.32227589相乘，可以通過右移相加的方法來實現(xiàn)，這樣做可以減少對乘法器的調(diào)用，從而減少了該部分設計時所需的面積，提高了芯片的處理速度。其具體實現(xiàn)框圖如圖3所示。

3 仿真結果及分析
    本設計使用ISE 10.1軟件完成了硬件電路的Verilog設計、綜合，使用Modelsim 6.0D完成時序仿真，F(xiàn)PGA系統(tǒng)時鐘為39 MHz，輸入的信號采樣率為5 kHz，輸入的采樣信號為某型號光纖陀螺的零漂信號，并添加幅值為1 V的偽隨機噪聲。
    如圖4所示，第二個信號indata是含噪聲的信號，第三個信號outdata是經(jīng)過提升小波變換后的去噪信號。由圖4可以看出，光纖陀螺零漂信號已經(jīng)完全淹沒在噪聲之中，在信噪比很低的情況下，經(jīng)過小波去噪之后能夠很好地濾除噪聲信號。由圖5和圖6可以看出，F(xiàn)PGA的小波變換模塊從接收到處理完一個數(shù)據(jù)點所需的時間約為6402632628 ps-6388706228 ps=13.93 μs，完全可以滿足一般系統(tǒng)對信號處理實時性的要求。

    算法用DSP(TI TMS320C6713)實現(xiàn)時，對C代碼進行優(yōu)化，處理一個數(shù)據(jù)點所需要的時間約為66μs，采用C和匯編混合編程對關鍵循環(huán)進行進行匯編優(yōu)化，處理一個數(shù)據(jù)點所需要的時間約為40 μs。從實時性的角度來說，用FPGA實現(xiàn)該算法比用DSP更符合信號處理系統(tǒng)對實時性的要求。
    本文提出了一套利用FPGA實現(xiàn)小波變換的方案。同傳統(tǒng)濾波方法相比，小波變換法能更好地濾除噪聲，在選好相應的小波后也能滿足實時性的要求，是非常理想的信號處理方案。與用DSP處理器的方法相比，采用FPGA實現(xiàn)小波變換具有速度快、數(shù)據(jù)寬度可任意設置的特點，能更好地滿足信號處理實時性的要求，并且Verilog語言具有可移植性的特點，具有更強的通用性。該方法可以應用在光電跟蹤信號去噪及語音去噪等一維信號實時處理系統(tǒng)中，它在較為有效地消除噪聲的同時又能基本滿足系統(tǒng)的實時性。
參考文獻
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