頭條 銀湖資本完成對Altera的51%股權收購 北京時間9月15日晚間，全球 FPGA 創新技術領導者 Altera 宣布，全球技術投資巨頭銀湖資本（Silver Lake）已完成對 Altera 51% 股權的收購，該股權原由英特爾公司持有。同時，英特爾將保留 Altera 49% 的股權，此舉也彰顯了雙方對 Altera 未來良好發展充滿信心。 最新資訊 圖形處理中投影變換的硬件設計與驗證 描述了基于浮點處理單元的投影變換的硬件實現。以提高速度為設計目標，采用Verilog語言進行設計和實現，使用ISE進行邏輯綜合，并用SystemVerilog進行建模驗證。結果表明，本設計極大地提高了圖形處理的速度。 發表于：3/25/2013 導彈角速度編碼器組合測試系統信號源設計 基于計算機串行通信總線，在單片機的控制下使用一片FPGA芯片控制DDS模塊完成了信號源的設計，同時控制DDS芯片AD9959完成任意波形的產生以作為備用的信號源。基于QuartusII 7.2軟件環境和VHDL語言完成了軟件程序的設計。仿真和試驗表明，該信號源穩定性好，信號精度及分辨率高，頻率、相位、幅度可靈活調整，具有很好的通用性，能夠滿足角速度編碼器組合測試系統的性能指標和技術要求，具有很好的應用價值。 發表于：3/22/2013 一種DDS任意波形發生器的ROM優化方法 提出了一種改進的基于直接頻率合成技術（DDS）的任意波形發生器在現場可編程門陣列（FPGA）上的實現方法。首先將三角波、正弦波、方波和升/降鋸齒波的波形數據寫入片外存儲器，當調用時再將相應的數據移入FPGA的片上RAM，取代分區塊的將所有類型波形數據同時存儲在片上RAM中的傳統方法；再利用正弦波和三角波的波形在4個象限的對稱性以及鋸齒波的線性特性，通過硬件反相器對波形數據和尋址地址值進行處理，實現了以1/4的數據量還原出精度不變的模擬信號，從而將整體的存儲量減小為原始設計方案的5%。經驗證，這種改進方法正確可行，能夠大大降低開發成本。 發表于：3/22/2013 PSoC 4架構全面挑戰8位、16位和32位獨立式MCU 賽普拉斯PSoC 4架構可面向嵌入式設計提供業界最靈活、最低功耗的ARM®Cortex?-M0器件，真正可擴展、可無限重配置的架構，采用組件設計方法，必將對8位、16位和32位獨立式MCU發起挑戰。 發表于：3/22/2013 Altera Cyclone V GT FPGA是業界第一款符合5 Gbps PCIe Gen2要求的低功耗FPGA Altera公司 (NASDAQ: ALTR)今天宣布，其28 nm Cyclone® V GT FPGA全面通過了PCI Express® (PCIe®) 2.0規范的兼容性測試。Cyclone V GT FPGA目前已經投產，是業界第一款實現了5 Gbps數據速率并支持PCIe 2.0互操作性的低成本、低功耗FPGA。在最近的PCI-SIG實驗室測試中，Cyclone V GT FPGA成功通過了所有PCI-SIG®兼容性和互操作性測試，目前已經收錄到PCI-SIG Integrators名錄中。與以前的FPGA相比，在開發基于PCIe Gen2的應用時，Cyclone V GT FPGA幫助開發人員大幅度降低了系統成本和系統功耗。 發表于：3/20/2013 Xilinx擴展領先一代All Programmable SoC產品線 打造Smarter無線、廣播及醫療系統 All Programmable技術和器件的全球領先企業賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX) ）今天宣布推出Zynq-7000系列的最新成員-Zynq?-7100 All Programmable SoC。該器件集成了業界性能最高的數字信號處理（DSP）功能，可滿足新一代“智能（Smart）”無線、廣播、醫學最嚴格的可編程系統集成要求。 發表于：3/20/2013 意法半導體（ST）通過CMP提供130納米H9A模擬CMOS制程 意法半導體（STMicroelectronics，簡稱ST；紐約證券交易所代碼：STM）與CMP（Circuits Multi Projets®）攜手宣布即日起通過CMP向大學、研究實驗室和設計企業提供意法半導體的H9A CMOS制程（130納米光刻技術節點），該樣片試制服務可提供大量模擬器件和數字器件。晶片擴散工序在意法半導體法國Aix-en-ProvenceRousset工廠完成。意法半導體正在以代工服務的形式向第三方提供這項制程，可用于制造現有的模擬器件平臺或在超越摩爾應用領域取得的新的研發設計，如能量收集、自主智能系統以及家庭自動化集成系統。 發表于：3/18/2013 基于DDS芯片的相位相關雙通道信號源設計 采用直接數字頻率合成（DDS）芯片AD9854設計了一種任意相位相關雙通道信號源，利用FPGA可編程器件實現邏輯控制。該信號源可輸出兩路相干、同頻、相位差可設定的正弦信號。同時，利用DDS器件內置的高速比較器及外圍信號調理電路，也可同時輸出三角波和方波信號。其輸出頻率范圍為0~150 MHz，頻率分辨率為1 μHz,相位調節分辨率可達0.022°。實測結果表明，該系統輸出信號頻率穩定度高、相位差精確。 發表于：3/13/2013 適用于AVS的高性能整像素運動估計硬件設計 提出了一種適用于AVS的高性能整像素運動估計的硬件設計。該設計采用了二維內置SAD加法樹計算陣列結構，通過合理的安排片上存儲，極大地降低了I/O帶寬；運用了加1電路選擇進位加法器，進一步縮小了結構面積，提高了處理速度。實驗表明，使用SMIC 0.18 μm CMOS工藝庫在250 MHz頻率下綜合，所提出的結構只需102 K門，滿足對AVS高清視頻實時處理的要求。 發表于：3/13/2013 意法半導體（ST）28納米FD-SOI技術運行速度達到3GHz 意法半導體（ST)宣布，其28納米FD-SOI技術平臺在測試中取得又一項重大階段性成功。繼去年12月公司宣布系統級芯片（SoC）集成電路成功投產后，意法半導體又宣布其法國Crolles工廠生產的應用處理器引擎芯片工作頻率達到3GHz，在指定的工作頻率下新產品能效高于其它現有技術。 發表于：3/13/2013 ?…238239240241242243244245246247…?
