| HDL的可綜合設計簡介 | |
| 所屬分類：教程|講義 | |
| 上傳者：serena | |
| 標簽： HDL 組合邏輯 | |
| 所需積分：1分積分不夠怎么辦？ | |
| 文檔介紹： 本文簡單探討了verilog HDL設計中的可綜合性問題，適合HDL初學者閱讀 用組合邏輯實現(xiàn)的電路和用時序邏輯實現(xiàn)的 電路要分配到不同的進程中。 不要使用枚舉類型的屬性。 Integer應加范圍限制。 通常的可綜合代碼應該是同步設計。 避免門級描述，除非在關鍵路徑中。 | |
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