Innovus機(jī)器學(xué)習(xí)在高性能CPU設(shè)計中的應(yīng)用
所屬分類：技術(shù)論文
上傳者：aetmagazine
文檔大小：624 K
標(biāo)簽： 機(jī)器學(xué)習(xí) Innovus 芯片設(shè)計
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文檔介紹：高性能芯片設(shè)計在7 nm及更高級的工藝節(jié)點上，設(shè)計規(guī)模更大、頻率更高、設(shè)計數(shù)據(jù)和可變性更復(fù)雜，物理設(shè)計難度增大。機(jī)器學(xué)習(xí)在多領(lǐng)域均獲得成功應(yīng)用，復(fù)雜的芯片設(shè)計是應(yīng)用機(jī)器學(xué)習(xí)的一個很好的領(lǐng)域。Cadence將機(jī)器學(xué)習(xí)算法內(nèi)置到Innovus工具中，通過對芯片設(shè)計數(shù)據(jù)進(jìn)行學(xué)習(xí)建模，建立機(jī)器學(xué)習(xí)模型，從而提升芯片性能表現(xiàn)。建立了一個應(yīng)用機(jī)器學(xué)習(xí)優(yōu)化延時的物理流程來提升芯片設(shè)計性能。詳細(xì)討論分析了分別對單元延時、線延時、單元和線延時進(jìn)行優(yōu)化對設(shè)計的影響，進(jìn)而找到一個較好的延時優(yōu)化方案。最后利用另一款設(shè)計難度更大，性能要求更高的模塊從時序、功耗、線長等方面較為全面地分析驗證設(shè)計方案的合理性。
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