| 基于芯片封裝的微系統(tǒng)模塊PDN設(shè)計(jì)優(yōu)化 | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：aetmagazine | |
| 文檔大小：6652 K | |
| 標(biāo)簽： TSV HTCC 微系統(tǒng) | |
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| 文檔介紹：隨著IC芯片的供電電源趨向低電壓以及大電流，基于2.5D硅通孔技術(shù)（Through-Silicon-Via，TSV）、倒扣焊、高溫共燒陶瓷（High Temperature Co-fired Ceramics，HTCC）、3D堆疊等的微系統(tǒng)模塊的電源分配系統(tǒng)（Power Delivery Network，PDN）的設(shè)計(jì)越來(lái)越重要。芯片電流經(jīng)過(guò)PDN互連產(chǎn)生輸出噪聲，這些互連必須提供一個(gè)較優(yōu)低阻抗的信號(hào)返回路徑，保持芯片焊盤(pán)間恒定的供電電壓且維持在一個(gè)很小的容差范圍內(nèi)，通常在5%以內(nèi)。基于芯片封裝系統(tǒng)（Chip Package System， CPS），結(jié)合TSV硅基板、HTCC管殼、PCB三級(jí)協(xié)同對(duì)微系統(tǒng)模塊PDN提出設(shè)計(jì)及優(yōu)化方法，從直流設(shè)計(jì)、交流阻抗設(shè)計(jì)分別進(jìn)行闡述，并運(yùn)用芯片電源模型 （Chip Power Model， CPM），結(jié)合時(shí)域分析實(shí)現(xiàn)了電源紋波PDN低阻抗設(shè)計(jì)。 | |
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