| 一種改進型surendra背景更新算法的FPGA實現(xiàn) | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：aet | |
| 文檔大小：329 K | |
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| 文檔介紹：針對現(xiàn)有的動態(tài)背景提取運動目標物體算法復雜且難以在硬件上實現(xiàn)的問題，研究了改進型surendra背景更新算法原理的特點，提出了改進型surendra背景更新算法的硬件結(jié)構(gòu)，并對硬件結(jié)構(gòu)進行綜合、仿真后，在FPGA芯片上實現(xiàn)。 | |
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