賽靈思在努力幫助設計人員提高工作效率的同時，不斷改進產品、IP 以及設計工具。我們將在此報告自 2011 年 7 月起，有關旗艦 FPGA 開發環境、ISE®設計套件以及賽靈思 IP 核的當前最新更新情況。產品更新包括 ISE 設計套件三個版本（邏輯、嵌入式和 DSP）的功能顯著增強與新增特性。安裝最新的 ISE 工具可以很輕松確保您實現最佳設計結果。ISE 設計套件更新版本可從賽靈思下載中心下載，網址：www.xilinx.com/cn/download。如欲了解更多信息或下載 30 天免費 ISE 評估版，敬請訪問：www.xilinx.com/cn/ise。
　　
新型導航器
　　一種被稱為文檔導航器的全新應用程序支持簡單易用的下載、搜索與通知功能，允許用戶從一個地方查看和管理賽靈思設計文檔（軟件、硬件及 IP 等）。如欲試用目前提供的最新賽靈思文檔導航器公開測試版，敬請點擊此鏈接下載：www.xilinx.com/cn/support。
　　
ISE 設計套件：
　　邏輯版本
　　Front-to-Back FPGA 邏輯設計
　　最新版本編號：13.2；最新發布日期：2011 年 7 月；前一版本：13.1；最新補丁下載 URL：www.xilinx.com/cn/download。
　　
升級版亮點：
　　在不斷向真正針對 Spartan®-6、Virtex®-6 與 Virtex®-7 系列 FPGA 的即插即用 IP 發展過程中，最近重新設計的 PlanAhead™ 及 IP 套件用戶界面幫助 SoC 設計團隊提高了工作效率。此外，最新 ISE 設計套件通過業界領先的具有 200 萬邏輯單元的 Virtex-7 2000T 器件將性能提高多達 25%。
　　
PlanAhead 設計和分析工具：
　　賽靈思進一步增強了圖形用戶界面 (GUI)，可為最新用戶與高級用戶提供直觀易用的環境。全新時鐘域互動報告可分析時鐘域之間的時序路徑。PlanAhead 13.2版另外還提供針對實現后調用 TRACE 的功能以及工具使用訣竅的日語與中文本地化。
　　
　　團隊設計：使用 PlanAhead 的團隊設計方法可以讓團隊并行工作，從而解決多名工程師同時參與同一項目的難題。團隊設計流程建立在 ISE 12 設計套件中提供的設計保存功能基礎之上，不但可提供更多功能，而且還可幫助您根據設計已完成部分鎖定早期實現結果，無需等待其他設計團隊成員。該項新功能有助于加快設計剩余部分的時序收斂和時序保存，從而提高整體工作效率，減少設計迭代。
　　
　　賽靈思功耗估計器 (XPE) 與功耗分析器 (XPA)：這些工具現在可提供更高的功耗估算功能，而且 XPA 還采用無矢量活動傳遞算法。
　　
ISE 設計套件：
　　嵌入式版本
　　集成型嵌入式設計解決方案
　　最新版本編號：13.2；最新發布日期：2011 年 7 月；之前版本：13.1；最新補丁下載 URL：www.xilinx.com/cn/download。
　　
升級版亮點：
　　所有 ISE 設計套件版本均包含上述邏輯版本具有的增強功能。以下是嵌入式版本特有的增強功能。
　　
　　賽靈思 Platform Studio (XPS)：該軟件擁有眾多增強功能，可支持 Kintex™ KC705 平臺以及基于單通道或雙通道 AXI4 的 MicroBlaze™ 設計。Base System Builder 采用最新雙頁面設置，支持更簡單的配置。Create/Import IP 向導目前支持 AXI4、AXI-Lite 以及 AXI4-Stream IP。
 　　
　　SDK 增強：賽靈思已將軟件開發套件更新至 Eclipse 3.6.2 和 CDT 7.0.2 版本，可在該開源平臺上實現高穩定性與增強功能。MicroBlaze v8.20a 支持目前提供可實現 AXI 高速緩存互連的 512 比特數據位寬。
　　
　　IP 增強：該版本不但包含最新 AXI PCIe™ 與 QuadSPI IP，而且還提供改進型 AXI V6 DDRx 讀／寫判優功能。
　　
　　EDK 整體增強：嵌入式開發套件現提供在項目瀏覽器 (Project Navigator)、賽靈思 Platform Studio (XPS) 與SDK 中一致的 SDK 工作區選擇行為方式。
　　
ISE 設計套件：
　　DSP 版本
　　支持高性能的 DSP 系統
　　最新版本編號：13.2；最新發布日期：2011 年 7 月；之前版本：13.1；最新補丁下載 URL：www.xilinx.com/cn/download。
　　
升級版亮點：
　　所有 ISE 設計套件版本都包含上述邏輯版具備的增強功能。DSP 版特有的是：13.2 版可提供適用于 Kintex KC-705 平臺的硬件協同仿真支持。
　　
　　此外，CIC Compiler 還提供 24 比特輸入位寬，而最新 Divider Generator 則具有支持 64 比特的運算元。
　　
賽靈思 IP 更新
　　IP 名稱：ISE IP Update 13.2 版；IP 類型：全部
　　
　　目標應用：賽靈思不但開發 IP 核，而且還能夠與第三方 IP 提供商協作，縮短客戶的產品上市時間。賽靈思 FPGA 與 IP 核的強大組合可提供堪比 ASSP 的功能與性能，而其靈活性使 ASSP 難以望其項背。
　　
　　最新版本編號：13.2；最新發布日期：2011 年 7 月；最新版本訪問 URL：www.xilinx.com/cn/download。
　　
　　相關信息 URL：www.xilinx.com/cn/ipcenter/coregen/updates_13_2.htm
　　
　　安裝說明：www.xilinx.com/cn/ipcenter/coregen/ip_update_install_instructions.htm
　　
　　該版本所有 IP 列表：www.xilinx.com/cn/ipcenter/coregen/13_2_datasheets.htm
　　
升級版亮點：
　　一般而言，針對 Virtex-7、Kintex-7、Virtex-6 與 Spartan-6 器件系列的所有 IP 核目前都支持 AXI4 接口。此前推出的 IP 版本僅繼續支持 Virtex-6、Virtex-5、Virtex-4、Spartan-6 與 Spartan-3 器件系列相應內核的早期接口。從 13.1 版起，所有 ISE CORE Generator™ IP 都支持 Kintex-7 與 Virtex-7 器件。13.2 版新增了以下新 IP 核。
　　
　　AXI 基礎架構 IP：多種新內核可簡化采用 AXI4、AXI4-Lite 或 AXI4-Stream 接口創建設計的工作。
　　• AXI Interconnect LogiCORE™ IP v1.03 可將一個或多個 AXI4 存儲器映射主器件連接到一個 AXI4 從器件上。AXI 互連的接口數據位寬為 32、64、128、256、512 或 1024 比特，支持 12~64 比特的地址位寬。用戶現在可使用 CORE Generator 生成的 MIG 與 AXI 互連 IP 實現 DDR2 或 DDR3 SDRAM 多端口存儲器控制器。
　　
　　• Cadence Design Systems 為賽靈思開發的 AXI 總線功能模型 (BFM) v1.9 可幫助賽靈思客戶驗證和仿真與 AXI IP（他們正在開發）的通信。CORE Generator 中的 AXI BFM IP 提供測試臺與腳本示例，可為 AXI3、AXI4、AXI4-Lite 與 AXI4-Stream 主從器件演示 BFM 測試編寫 API 的使用。
　　
　　• AXI Direct Memory Access (DMA) LogiCORE IP v4.00 提供可在系統存儲器 (AXI4) 與AXI4-Stream 目標 IP 之間傳輸包數據的高靈活接口。AXI DMA 提供分散／收集的可選支持，可減輕 DMA 傳輸與描述符（其可排隊等待預提取傳輸描述符，使主 DMA 控制器能夠發送不間斷傳輸請求）的處理器管理工作。
　　
　　音頻、視頻與圖像處理 IP：Video Timing Controller v3.0 目前支持 AXI4-Lite 接口以及 Virtex-7 與 Kintex-7 器件系列。Triple-Rate SDI IP 新增了 Spartan-6 支持。
　　
　　支持 AXI4 接口的其它 IP：賽靈思已將提供生產 AXI4 接口支持的 CORE Generator IP 更新至最新版本。
　　
　　更多支持詳情，敬請訪問：www.xilinx.com/cn/ipcenter/axi4_ip.htm。
　　
　　有關 賽靈思 AXI4 支持的基本信息，敬請訪問：www.xilinx.com/cn/axi4.htm。