賽靈思現已向客戶推出世界最大容量的 FPGA：Virtex®-7 2000T。這款包含 68 億個晶體管的FPGA具有 1,954,560 個邏輯單元，容量相當于市場同類最大28nm FPGA 的兩倍。這是賽靈思采用臺積電 (TSMC) 28nm HPL工藝推出的第三款 FPGA，更重要的是，這也是世界第一個采用堆疊硅片互聯 (SSI) 技術（該技術是賽靈思致力于實現3D IC 的方法）的商用FPGA（參見 Xcell 雜志第 74 期的封面報道）。
　　
　　賽靈思可編程平臺開發全球高級副總裁 Victor Peng 指出：“Virtex-7 2000T FPGA 是賽靈思創新和業界合作史上的一個重大里程碑。如果沒有堆疊硅片互聯 (SSI) 技術，至少要等到下一代工藝技術，才有可能在單個FPGA中實現如此大的晶體管容量。就通常新一代產品的推出而言，SSI 至少提前一年將我們的最大型 28nm 器件交付給了客戶，這對 ASIC 和 ASSP 仿真和原型而言尤其重要。”
　　
　　傳統上， FPGA 廠商習慣于采用最新芯片工藝技術來實現他們的新架構，充分發揮摩爾定律的作用，這樣晶體管的數量每 22 個月就能隨最新芯片工藝技術的推出而翻一番。過去 20 年，FPGA 廠商一直遵循摩爾定律的發展，不斷推出新的 FPGA，實現器件容量的倍增。
　　
　　然而，針對 Virtex-7 2000T 和 Virtex-7 系列的幾個其他產品，賽靈思打造了 SSI 技術。該技術在無源硅中介層上并排連接著幾個硅切片（有源切片），該切片再由穿過該中介層的金屬連接，與印制電路板上不同 IC 通過金屬互聯通信的方式類似。通過這種技術，賽靈思讓器件的發展步伐超過了摩爾定律的速度。Virtex-7 2000T FPGA 的容量是市場同類最大28nm 器件的兩倍，而且比賽靈思最大型的 Virtex-6 FPGA 大 2.5 倍。賽靈思Virtex-7 FPGA 產品線經理 Panch Chandrasekaran 指出，該架構的真正優勢在于，雖然2000T由 4 個切片組成，但它仍保持著傳統 FPGA 的使用模式，設計人員可通過賽靈思工具流程和方法將該器件作為一款極大型 FPGA 進行編程。
　　
　　除具有 1,954,560 個邏輯單元外，Virtex-7 2000T 還包括含有 305,400 個 CLB 切片的可配置邏輯塊 (CLB) ，分布式 RAM 容量高達 21,550 Kb。它共有 2,160 個 DSP slice、46,512 個 BRAM、24 個時鐘管理模塊、4 個 PCIe® 模塊、36 個 GTX 收發器（每個性能達12.5 Gbps）、24 個 I/O bank 和共 1,200 個用戶 I/O。
　　
　　Virtex-7 2000T 的推出， 標志著賽靈思取得了一個重大成就，也標志著賽靈思向半導體產業的 3D IC時代邁進了一大步。Chandrasekaran 指出，該產品的真正價值在于開啟了用戶創新之門，為苦心尋找最大容量器件的客戶帶來了新的設計能力。他說：“對那些希望加速產品開發，為軟件開發人員提供芯片仿真功能，或者期望將多個芯片整合到單個器件中，以及那些發現其設計不能采用 ASIC 的客戶而言，他們都將從這一了不起的技術中大受其益。通過采用SSI 技術，賽靈思現在就把下一代工藝才能提供的超大容量FPGA，交到設計人員手中。”
　　
ASIC 和 IP 仿真及原型
　　Gary Smith EDA 的設計工具分析師兼 ASIC 方法專家 Gary Smith 指出，目前高端 ASIC 或 ASSP 設計平均包含 4.2 億個門。“我聽說過的最大產品包含 11 億個門。”由于門的數量很多，不管是商用仿真系統，還是自己動手設計的 ASIC 原型設計電路板，90% 以上的 ASIC 設計團隊都要采用某種形式的硬件輔助驗證系統。
　　
　　傳統上，創建商用模擬仿真系統的公司或自己進行原型設計的團隊一直是廠商推出最大型 FPGA 產品的首批使用客戶。商用仿真系統供應商希望盡可能提高 FPGA 的容量。Chandrasekaran 指出：“尤其是這個市場的設計，將因為擁有Virtex-7 2000T 超越摩爾定律的容量而獲益匪淺。Virtex-7 2000T可以讓他們現在即可向他們的客戶推出擁有下一代容量的仿真系統，并最終使得這些客戶大大縮短開發時間，并更快向市場推出更多新的、更具創新性的產品。”
　　
　　大多數商用模擬仿真系統包括兩個或兩個以上電路板，以及數個 FPGA，這具體取決于客戶需要模擬仿真的 ASIC、IP甚至系統的大小。同時，模擬仿真系統的客戶可用其加速驗證，確保設計功能正常，而且能為軟件團隊提供設計的硬件版本，幫助軟件團隊盡快啟動開發工作，等代工廠推出實體芯片 ASIC 后就能基本完成軟件設計。這當然有助于加快產品上市進程。
　　
　　就商用模擬仿真系統的典型使用模式而言，用戶首先用傳統的 EDA 驗證軟件來設計 ASIC 或 IP并驗證其功能，做好這步工作之后，就能在商用仿真器中實現寄存器傳輸級 (RTL) 版本設計，以便進一步進行設計驗證。每個仿真器廠商通常提供自己的軟件，配合賽靈思的設計軟件工作，以綜合 RTL，并將 ASIC 設計分區到不同的模塊，讓這些模塊在仿真器中的各個 FPGA 上實現優化分配。模擬仿真廠商的軟件連接到運行不同 EDA 驗證工具的工作站或 PC 上，在仿真器上運行的同時進行設計測試。
　　
　　模擬仿真廠商也提供了低成本的選擇，有時稱作仿真器的“復制品”或者統稱為“原型系統”。這些低成本選擇只能仿真 ASIC 功能。公司為軟件團隊提供這些系統，旨在幫助他們快速開發日后將在設計中運行的驅動程序、固件和應用。
　　
　　Chandrasekaran指出，更大型的 FPGA 能讓模擬仿真廠商推出更高容量的模擬仿真系統，也能用較少的FPGA構建中低容量的系統，從而提升在該系統上運行的設計的整體時鐘速度的同時，降低功耗和材料清單成本。Chandrasekaran 說：“Virtex-7 2000T 容量非常大，廠商甚至能夠在單個 FPGA 芯片基礎上構建仿真器。由于設計運行的芯片數量減少，甚至只需要一個芯片，因此系統整體性能也能變得更快。”
　　
　　如果設計團隊買不起市場上現成的價值可能超過百萬美元的昂貴模擬仿真系統，Virtex-7 2000T也是不錯的選擇。Chandrasekaran 指出：“許多設計團隊都構建自己的定制開發板來進行 ASIC或整個系統功能的原型和/或模擬仿真，快速啟動軟件開發。即便用仿真系統來開發自己 IC 的設計人員也能為軟件團隊提供自己的不同版本的 FPGA。”
　　
　　Chandrasekaran 表示，該器件對 IP 廠商也有吸引力。IP 廠商不僅能用 FPGA 來開發新的IP模塊，還能用其向潛在客戶演示 IP核的功能。
　　
系統架構整合與節能
　　除了有利于 ASIC 和 IP 模擬仿真及原型外，新型 Virtex-7 2000T 對希望降低系統功耗、增強性能和系統功能的系統架構師也極富吸引力。
　　
　　Chandrasekaran 指出：“市場上使用多個 FPGA 的最終產品非常多。有了 Virtex-7 2000T，就能在單個 FPGA 上集成數個 FPGA 的功能。系統集成提高了性能，因為所有這些功能都集中在了一個芯片上，系統集成后，避免了開發板上不同 IC 間的 I/O 接口，從而降低了功耗。I/O 接口數量越多，功耗就越大，二者成正比關系。因此，設計性能越高、系統中 IC 數量越多，功耗也就越大。”
　　
　　此外，系統功能在多個 IC 間的分區也是一項復雜工作，可能會延長設計時間，增加測試成本。多個器件整合到系統中能減小分區壓力，同時還能降低驗證和測試相關的成本。Chandrasekaran 指出：“由于容量比競爭性 FPGA 高出一倍還多，Virtex-7 2000T 能讓客戶進一步提高集成度，相對于多芯片解決方案而言可將功耗降低四倍左右。此外，由于打破了 I/O 瓶頸，他們也能提升系統性能，同時因為取消不必要的設計分區而降低了系統的復雜性。架構師們也可以節省下大量的板級空間以便添加其他功能，或者能夠縮小產品的尺寸。”
　　
　　與其它 7 系列器件一樣，賽靈思的 Virtex-7 2000T 也采用臺積電專門針對28nm FPGA 的高性能低功耗 (HPL) 工藝技術（詳見賽靈思中國通訊第37期的封面報道）制造而成。Chandrasekaran 表示，由于賽靈思 Virtex-7 2000T 采用 HPL 工藝制造，因此晶體管的漏電流低于采用 28nm 高性能（HP）工藝技術實現的同類競爭器件。這就意味著 Virtex-7 2000T 的功耗， 僅相當于容量僅為其一半的競爭器件的水平。
　　
ASIC的替代產品
　　最后但同樣重要的是，對于那些無法求證在 28nm 工藝節點開發 ASIC 或 ASSP 的成本和風險是否值當的、且越來越多不斷增長的設計團隊來說， Virtex-7 2000T同樣很有吸引力。隨著芯片工藝技術的不斷發展，設計和制造成本也在不斷飆升。28nm的 ASIC 或 ASSP 的NRE成本超過 5,000 萬美元，而且一旦修改 ASIC 則可能把成本再增加近一半。設計過程中一旦因為疏忽犯了錯，就會嚴重影響產品贏利，多次犯錯就可能導致項目取消，錯過市場機遇，甚至導致公司的倒閉。
　　
　　Virtex-7 2000T 可取代 1,000 萬到 2,000 萬門級的 ASIC，避免了 ASIC相關的NRE 成本問題。Chandrasekaran 表示：“設計人員可以集中精力進行設計， 而無需再擔心什么小錯誤會導致災難性的返工修改。此外，Virtex-7 2000T 具有可重編程性，如果設計人員犯了錯誤，對器件重新編程就可以了。”
　　
設計方法保持不變
　　雖然 Virtex-7 2000T 是一種超大容量器件，但對該器件的編程不需要在工作方法上做很大的調整。
　　
　　Chandrasekaran 表示：“過去幾年來，充分考慮到超大容量設計的需求，賽靈思一直在優化設計工具。現在客戶能夠針對功耗和性能有效地進行分區、布局規劃和優化。”Chandrasekaran 解釋說，大多數并非所有大型 FPGA 通常都需要設計人員執行一定的分區工作，將時序關鍵功能盡可能貼近彼此。設計團隊如果在 Virtex-7 2000T 中布置大型設計，賽靈思工具可幫助他們進行布局規劃，并進行設計分區，從而實現最佳時序和性能。
　　
　　最新版賽靈思設計工具可支持 Virtex-7 2000T。Chandrasekaran 表示：“用戶現在就能立刻用 Virtex-7 2000T進行設計。”未來一年中，賽靈思計劃發布其它單芯片 Virtex-7 FPGA 以及SSI 配置。
　　
　　如需了解更多 Virtex-7 2000T 的信息及其使用情況，敬請訪問：www.xilinx.com/cn/7。