將DDS和PLL技術結合起來，采用DDS直接激勵PLL的混合頻率合成方案完成了X波段微波變頻信號源的設計，一定程度上解決了頻率分辨率、頻率轉換速度和相位噪聲的問題，并完成了實機研制、系統聯調試驗和測試。結果表明，輸出信號的頻譜和相噪特性良好，達到了預期的要求。
關鍵詞：頻率合成；直接數字頻率合成；鎖相環；相位噪聲
0 引言
在雷達型制導導彈的研制和生產過程中，對微波接收機的性能指標進行調試和檢測是一個重要環節。為了實現某型雷達制導導彈微波接收機的自動測試，需要一種專用測試系統。X波段微波變頻源是該系統的重要組成部分，是決定測試系統性能的關鍵設備之一。該頻率源要能夠提供相干的信號源、本振源和鏡頻源，用來模擬空中目標回波信號，為雷達導引頭中微波接收機的技術指標測試以及性能研制提供必要條件。
隨著現代電子技術的迅猛發展，低相位噪聲、高頻譜純度、高捷變速率和高頻率分辨率的頻率合成器已經成為頻率合成技術發展的主要趨勢，直接數字頻率合成(DDS)和鎖相環頻率合成(PLL)技術已成為頻率合成技術發展的主流方向。本文提出一種以DDS激勵PLL方式實現X波段微波變頻源的方案，具有高度的集成性，降低了硬件的復雜程度，提高了系統的整機性能，滿足了測試系統的需求。
1 功能和設計要求
1．1 微波源的主要功能
X波段專用微波源主要模擬空中目標回波信號即探測信號、鏡頻信號和導彈發射機本振信號，能夠在控制計算機的控制下，在1 GHz通帶內選擇201個點頻進行變頻，微波信號源在測試系統中的構成見圖1。
1．2 輸出信號要求
微波信號源提供X波段主通道微波前端組件測試所需的相干本振信號、探測信號、鏡頻信號，每種信號在300 MHz通帶內頻率可變，具體指標：
頻率及帶寬相關參數：
(1)信號FS1：f0-fI±150 MHz；
(2)本振fL：f0±150 MHz；
(3)鏡頻FS2：f0+fI±150 MHz；
(4)中頻fI：(28±0．5)MHz；
(5)信號源、本振源、鏡頻源頻率準確度：≤±5 MHz；
(6)信號源、本振源、鏡頻源頻率漂移：≤±5 MHz／4h；
相位噪聲：≤-80 dBc／Hz／10 kHz；
雜波抑制：≤-60dB／(300 MHz帶寬內)；
輸出功率：18～22 dBm。
2 設計思路和具體方案
頻率合成的實現方法主要有3種，即直接頻率合成(DFS)、鎖相環頻率合成(PLL)和直接數字頻率合成(DDS)。其中，DFS技術以其結構復雜，成本高，體積大，而很少使用。DDS具備頻率分辨率高，可編程控制特性，并且頻率切換速度快，相位噪聲低，但是由于其全數字結構，輸出頻譜質量差，輸出頻率也較低。PLL具有輸出頻率高，寄生噪聲和雜波低的特點，但是其頻率切換速度慢，而且頻率分辨率低。為了克服兩者的缺點，人們將兩種技術結合起來，提出多種DDS和PLL相結合的混合頻率合成方案。其中，DDS直接激勵PLL方案是最基本的混合頻率合成方案，其結構簡單，容易實現。所以X波段微波信號源采用了DDS+PLL混合式頻率合成方案。
該方案的工作模式是把DDS的輸出頻率作為PLL的參考頻率，通過控制改變DDS的頻率控制字或PLL中可編程分頻器的分頻比，達到系統跳頻的目的。它利用高的鑒相頻率提高PLL的頻率切換速度，并且利用DDS的高頻分辨率來保證頻率間隔，同時PLL的帶通作用可以很好地抑制DDS輸出頻譜中的部分雜散，實現了DDS和PLL的優勢互補。
X波段微波信號源包括通信控制單元、中頻信號電路、X波段變頻源、頻率合成單元、供電電源等，微波信號源通過RS 232與工控機通信，信號點頻既能手動選擇，也能自動控制。X波段微波信號源原理如圖2所示。
2．1 通信控制單元
通信控制單元采用現場可編程門陣列(FPGA)編程實現。FPGA具有集成度高，數據處理速度快，系統結構設計靈活等特點，可以根據需要通過布局布線工具對其內部進行編程，將電路集成在一個芯片上，在最短的時間內設計出專用系統。
FPGA通過RS 232與上位機通信，通信接口采用MAX 232實現電平轉換，在數據接收端將±10 V電平信號轉換為FPGA兼容的TTL電平，在數據發送端將TTL電平轉換為±10 V電平信號，滿足標準RS 232接口的電平要求。
2．2 中頻信號電路
中頻信號電路采用數字鎖相環實現，100 MHz晶振經過FPGA分頻電路生成4 MHz的基準頻率作為PLL1的參考頻率fPD1，鎖相環PLL1的分頻比N=7，輸出信號濾波后產生項目要求的28 MHz中頻。中頻信號電路原理如圖3所示。
2．3 X波段變頻源
X波段變頻源采用DDS驅動PLL結構的寬帶頻率源設計，電路原理如圖4所示。
DDS選用AD9854芯片，內置48位相位累加器，并且具有兩個內部的高速高性能D／A轉換器，通過對外部參考時鐘倍頻，其內部時鐘可達到300 MHz，可以很方便地產生低頻的參考信號，并且具有較好的動態性能。
DDS的各種讀／寫及控制信號由FPGA提供，為了使DDS和FPGA之間的系統時鐘同步，它們的外部參考時鐘fref由同一個100 MHz的溫補晶振提供。DDS輸出的信號頻率fDDS由FPGA寫入的頻率控制字控制，鎖相環PLL的參考信號由DDS的輸出信號驅動，VCO的輸出頻率由PLL芯片的電荷泵CP輸出端控制，通過對VCO輸出的信號進行倍頻得到X波段f0輸出信號。
PLL模塊選用ADF4106寬帶數字鎖相環芯片，ADF4106由低噪聲鑒頻鑒相器、高精度電荷泵、可編程參考時鐘分頻器、可編程雙模預分頻器構成，其帶寬可以達到6 GHz，具有較短的頻率建立時間和較低的相位噪聲，選擇低相位噪聲的數字鎖相環有助于保證整機的低相噪性能。
采用的PLL芯片具有一個雙模預置分頻器，可產生大分頻比，這就使頻率綜合器在輸出較高頻率信號的同時仍保持較高的頻率分辨率。
VCO輸出信號的頻率和DDS輸出信號的頻率間的關系為：
從式(3)可以看出，采用DDS模塊后的輸出信號具有比傳統結構更高的頻率分辨率。
環路濾波器選用AD820運算放大器進行環路濾波器的設計與實現，使用ADISimPLL軟件計算環路濾波器各元器件的參數。
2．4 頻率合成單元
X波段變頻源輸出的f0信號分為3路，一路經濾波、功率放大后生成本振信號輸出，另外兩路與PLL1鎖相器輸出的28 MHz中頻信號混頻，上變頻輸出經濾波、功率放大后生成鏡頻信號，下變頻輸出經濾波、功率放大后生成探測信號。頻率合成單元的X波段功分器、混頻器、功率放大器等均采用成熟技術，確保系統穩定可靠地工作，本振、鏡頻、探測3路輸出設計為3個獨立的支路，減小信號之間的串擾，采取良好的屏蔽、接地和濾波等措施，以實現高頻譜純度源信號。本振、鏡頻、探測信號的頻率穩定度和頻率準確度取決于參考晶振，優于技術指標的要求。頻率合成電路原理如圖5所示。
2．5 點頻選擇
微波源頻段落在X波段內，提供主通道微波前端組件測試所需的相干本振信號、探測信號、鏡頻信號，每種信號在1 GHz通帶內有201個點頻可供選擇。所有測試頻點參數均由工控機轉換為DDS頻率控制字通過RS 232下載到FPGA，并存儲在FPGA片內RAM的對應地址單元，根據選定的點頻，FPGA讀取對應的代碼，控制DDS輸出對應頻率的信號。信號點頻既能手動選擇，也能自動控制。
3 測試結果和分析
根據前面介紹的方案，最終實現了該X波段變頻源，圖6，圖7為該變頻源的外觀圖。
為了測試變頻源輸出頻譜的質量，使用E4440A頻譜分析儀測試其輸出頻譜和相位噪聲，頻譜和相位噪聲測試曲線如圖8，圖9所示，主要測試指標如下：相位噪聲為-86．87 dBc／Hz／10 kHz；雜波抑制小于等于65 dB／(300 MHz帶寬內)；輸出功率為19．05dBm。
測試結果表明，該變頻源輸出頻譜質量優異，完全能滿足研制要求的需要。
4 結語
采用本文提出的方案研制出的X波段變頻源，體積小，成本低，可靠性高，實現了系統信號的全相參和變頻要求，同時輸出信號具有低相位噪聲、高頻譜純度、高捷變速率的特點，滿足了測試系統的需求。