在進行船舶、潛艇等航器的設計工作過程中，需要對航模進行各種水池試驗工作。在試驗水池中對航模進行航跡測量時，短基線系統在同等精度下相比于超短基線系統技術復雜度較低、抗混響和多途能力強，且成本較為低廉，因此得到了廣泛的應用。通過在試驗水池中布放短基線水聲定位系統，可以很方便地測量航模在水中航行的軌跡、航跡數據和其他數據，通過融合計算即可得以驗證和優化船舶設計。

    在雷達、無線電領域，全數字化接收機概念的提出受到了普遍的關注，隨著電子技術的進步，以大規模可編程邏輯器件（FPGA）為處理核心的軟件雷達、無線電系統得到廣泛的應用。FPGA其內部資源豐富，可以并行實現復雜的信號處理算法，其速度和效率在某些方面優于一般的專用信號處理器件。
    本文通過使用大規模可編程邏輯器件作為核心的短基線定位系統接收機實現多通道信號的接收和處理，有效地降低系統設計的復雜度和成本，從而實現了一套高精度的短基線水聲定位系統，并成功地應用于某研究所的航模試驗。
1 同步短基線定位原理
    水聲定位是通過測量目標聲信號從發射到基陣接收所經歷的時延來測量聲源到各個基元的距離，然后通過平面或者球面相交即可測量和確定目標相對于基陣的方位。
    根據目標聲信號的不同，水聲定位系統區分為目標攜帶聲信標的主動定位測距和不攜帶聲信標的被動定位測距；根據聲信標時間測量方式的不同，分為同步定位和異步定位。
    對于主動同步定位系統，通過在目標上安裝高精度的同步時鐘并與接收機內部同步時鐘進行時鐘同步，可以確知目標發射信號的時間。在測量過程中，經接收機測出信號從發射到接收所經歷的時間并聯合聲速即可確定目標相對于接收基陣的空間位置。同步方式可以使系統達到很高的精度，但同步誤差會隨時間累積逐漸增大，因此長時間定位時精度不高。隨著高精度恒溫晶振的技術發展，在有限時間內的時鐘誤差較小，完全可以滿足航模試驗的要求。
   

    聯立這兩個方程，即可得到2、3、4號基元解算對應的目標位置。為了提高測量精度，將每三個陣元的合圍區域定義為一個象限，當目標位于兩個子陣的象限重疊區域時，將兩個子陣的測量結果進行判別處理，以提高測量精度，同時也有利于減少偶然誤差的影響。
    得到目標位置(xs，ys)后，代入式(1)中，即可得到兩個目標深度解，其關于基元深度z1對稱。由于基元布放深度比航模要深，此時選取zs<z1的解即是正確的目標深度。
2 短基線定位系統原理及電路設計
    定位系統主要由三個部分組成：(1)信標發射機；(2)定位接收機；(3)計算機顯控平臺。其各組成部分的功能如圖2所示。

2.1 信標發射機原理
    信標發射機功能組成如下：
    （1）同步鐘：為系統提供高精度的時間基準，以此產生信標信號。本系統采用南京新聯電訊生產的高精度恒溫晶體振蕩器，頻率為5 MHz，精度為0.005 ppm，通過對晶振頻率微調校準，可以滿足4 h累計時間誤差不超過20 ?滋s的精度要求，換算成距離測量誤差為3 cm。
    （2）信標控制器：按照時間基準驅動功率放大器發送信標信號；根據同步連線和定位接收機進行時基同步。
    （3）功率放大器及發射換能器：功率放大器采用MOSFET驅動的D類功率放大器，特點是體積小、發射功率高。信標信號的基本形式為CW脈沖，頻率為72 kHz，脈沖寬度為0.8 ms；發射換能器采用球形無指向性換能器。
2.2 定位接收機原理
    定位接收機功能組成如下：
    （1）接收基陣：基元內部安裝有收發合置的前置放大器，用于接收信標聲信號，將聲信號轉換成電信號并放大后傳送至多通道接收機供后續處理。
    （2）多通道接收電路：對接收信號進行濾波、放大和時間增益控制處理。設計中通過FPGA控制器控制功率型繼電器選通功率放大器和指定的發射換能器，分時完成基陣陣元的校準測量。
    （3）信號處理電路：對系統的工作進行控制管理；完成接收信號的前置處理，將處理結果送至計算機進行測跡解算；根據計算機控制命令完成基陣校準。信號處理機核心部件以大規模FPGA（型號為Altera公司的EP3-
C25Q240）作為控制器，可以并行同步完成4個基元的接收信號的采集和處理。EP3C25具有比較豐富的資源，包含了約2.5萬個邏輯單元、132個9 bit硬件乘法器、約61 Kb存儲單元、4個鎖相環。
3 時延測量原理及仿真分析
3.1 數字正交接收機原理和FPGA實現
    模擬接收機采用模擬器件完成解調等工作，為保證正交支路信號的一致性，需要復雜的輔助電路, 但仍難以克服像乘法器這類器件的非線性。數字正交接收機采用高穩定度晶體振蕩器，通過數字頻率合成器產生的本地參考載波和數字量化后的接收信號進行相干解調，然后使用數字信號處理算法自適應完成信號檢測和判決[1]。
    根據數字正交接收的原理，本文提出一種改進的正交接收機方法，在高信噪比的條件下可以大大降低程序的復雜度和運算量，減少FPGA資源的消耗。改進后的正交接收機原理框圖如圖3所示。

    對設計中FPGA資源結構進行分析：(1)NCO產生的正交數字信號的量化寬度為10 bit，輸入信號A/D轉換精度12 bit，第一個乘法器輸出為了避免溢出，輸出結果為24 bit；(2)將乘法器輸出的結果去掉低8位后送入雙端口RAM(DPRAM)的輸入端口。這里利用DPRAM構成一個滑動窗結構，在每個采樣周期中利用一個32 bit具有加減功能的加法器將DPRAM的輸入數據相加，然后再減去輸出數據，從而構成一個積分器；(3)將32 bit加法器的輸出結果去掉低8位后進行平方，輸出數據為48 bit；(4)對I、Q兩個通道的數據相加，構成正交接收機的48 bit的輸出數據；(5)一個狀態機，用于數據處理過程中的時序控制。
    經過QuartusII編譯分析，這一結構的資源使用情況如表1所示。

    本系統在一片FPGA中，使用4路接收機程序進行數據的并行處理，有效地降低了系統軟件的復雜度。
3.2 自適應門限檢測原理
    在門限比較判決中，門限值的設置依據有所不同，基本可分為固定門限值、基于恒虛警率(CFAR)準則的自適應門限值和最佳門限值三種。試驗水池環境存在較為復雜的信道環境，接收到的信號由于水面、水底反射的影響以及距離變化的影響，容易產生較為嚴重的干涉疊加而使得信標信號產生較為強烈的斷續起伏。因此必須采用自適應門限檢測，以達到不同的信噪比情況下檢測系統的虛警概率是恒定的。在CFAR準則下的門限值，當虛警概率選擇恰當時，其檢測性能逼近最佳門限[4-5]。
    由于改進后的正交接收機近似地等價于平方律包絡檢波器，因此本文根據試驗條件的具體情況，采用固定門限加采用基于信號能量的自適應檢測方法，避免非高斯噪聲對檢測結果的影響，減少自適應門限的變化范圍，提高系統的可靠性。
    信號功率P是N 個采樣點的平均功率，為便于比較，一般取N和正交接收機積分長度M相等。
  
3.3 仿真分析
    本文根據以上方法進行計算機仿真。圖5是信噪比20 dB時多途疊加下的接收信號的原始波形及正交輸出結果，以及經過積分的信號和自適應門限進行比較判別的結果。通過仿真結果可見，自適應門限判決可以很好地檢測到定位脈沖信號。

4 測量結果試驗
    試驗水池大小為60 m&times;50 m，試驗過程先進行基陣自校準，測量結果為：1陣元(0，-14.91)；2陣元(-22.62，
0.01)；3陣元(0，14.91)；4陣元(24.54，0.23)，單位為m，聲速使用烏德公式通過測量溫度和布放深度修正為1 465 m/s。
    由于直接測量校陣結果和航跡測量結果比較困難，為了考核基陣測量精度和測跡精度，采用在x＞0、x＜0和x＝0(y＝0)附近區域，聲源在水平面內做半徑為10.8 m的圓周運動，通過測量軌跡圓的直徑和圓度，即可驗證定位系統的性能和精度。試驗結果如圖6所示。
    通過分析不同位置單位圓航跡測量結果，可以驗證系統的定位和測跡精度，測量精度滿足設計指標要求，同時也驗證了基陣自校準測量結果的準確性。軌跡圓測量分析結果如表2所示。

    在多通道同步數據處理系統中，通過合理地使用FPGA處理器可以獲得比使用單個DSP處理器芯片更好的并行性。
    文中通過仿真分析和試驗測量進行了驗證，本系統使用FPGA作為系統控制器和信號處理器，在系統中同時實現了數據采集控制、信號處理和通信傳輸多個功能，其并行性降低了系統的設計復雜度，因此具有很強的工程實用性。
參考文獻
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[5] Choi Kwonhue，Cheun Kyungwhoon，Jung Taejin.Adaptive PN code acquisition using instantaneous power-scaled detection threshold under rayleigh fading and pulsed gaussian  noise jamming[J].IEEE Transactions on Communications(S0090-6778)，2002，50(8)：1232-1235.