基于相位敏感光時域反射計(Φ-OTDR)的光纖分布式擾動傳感器相對于傳統干涉儀型擾動傳感器具有光路結構簡單、定位算法易于實現、可檢測多位置同時擾動等優點，在安防系統中有很好的發展前景[1]。目前針對Φ-OTDR傳感方案的信號檢測和處理算法主要采用累加相減法[2]，擾動的判定通過將采集信號送入上位機進行離線處理。而專門應用于該方案的檢測系統還未見報道。

    本文針對Φ-OTDR傳感方案闡述了一種基于FPGA的光纖分布式擾動傳感器信號檢測系統的設計與實現方法。該系統的主要功能包括信號的采集與處理、擾動信號的判別、液晶顯示、數據存儲以及USB通信功能。
1 信號檢測系統結構與硬件設計
1.1 系統結構
    基于Φ-OTDR的光纖分布式擾動傳感器通過檢測傳感光纖中光脈沖寬度范圍內瑞利后向散射光的干涉信號光功率對應于時間軸的變化來探知待測量的變化[3]，其信號檢測系統結構組成如圖1所示。圖中虛線外的部分為傳感器光路部分，其光源為光纖激光器，線寬3.6 kHz，輸出功率為100 mW，頻率漂移約5 MHz/min。
    針對Φ-OTDR系統工作原理及信號特征，基于FPGA的光纖分布式擾動傳感器信號檢測系統可以分為5個模塊：光電探測模塊、前放電路及模/數轉換模塊、信號處理模塊、擾動報警模塊和數據存儲模塊。

    系統的工作原理是：瑞利后向散射的干涉光信號經過光電探測后轉換為電信號，經過前置放大后再進行模/數轉換，轉為數字信號，最后送入信號處理模塊進行閾值判斷以實現擾動的判別。若有擾動發生時，則將數據存儲、啟動報警并給出擾動位置。
1.2 硬件設計
    系統硬件設計結構圖如圖2所示。

    目前所采用的數據處理算法較復雜，數據緩存量大。Xilinx公司的XC4VSX35芯片具有較強的信號處理能力，內部RAM高達3 456 KB，分布式RAM高達240 KB，可以滿足設計要求。因此本文選擇XC4VSX35作為中心數據處理芯片。
    光電探測器采用PIN-FET將光信號轉換為電信號。基于Φ-OTDR的光纖分布式擾動傳感器光信號工作波長為1 550 nm，PIN-FET接收組件的材料采用InGaAs，在1 550 nm處的響應度為0.97 A/W，跨阻為1 200 kΩ。
    光纖中的瑞利后向散射信號經過光電轉換后輸出的電信號較小，而系統要求的采樣頻率不低于20 MHz，因此A/D轉換單元采用AD9235。AD9235是12 bit差分輸入型A/D轉換器，采用運放AD8138進行單端-差分轉換。為節省分壓電阻、降低電路的復雜性，AD8138的共模參考電壓由AD9235的VREF端提供。AD9235的模式選擇為二進制補碼輸出、2 V峰峰值差分輸入，采用3.3 V供電方式。
    數據存儲部分采用SAMSUNG公司的K9K4G16U0M，其具有1 GB的存儲容量和40 MHz的理論存儲速度，可滿足系統存儲需求。
    USB通信部分功能是：與其他設備進行數據交換或將數據傳給上位機，提供高速可靠的數據傳輸通道。采用Cypress公司的EZ-USB FX2LP系列芯片CY7C68013A，其通用性強，開發簡便，具有最高96 MB/s的瞬時傳輸速度，滿足系統通信需求。
2 數據處理算法軟件實現
    考慮到散射信號的隨機變化和擾動的變化規律，系統采用連續等距累加相減的方法來提取擾動信息。選取若干周期的擾動檢測信號等距切分為前后兩部分，并將兩部分信號分別進行累加平均以提高信噪比，再將前后兩部分信號相減，進而對累加相減后的信號進行閾值判斷。若超出閾值則報警并給出擾動位置信息；否則不報警并繼續監測檢測信號。因此，FPGA內部的數據處理部分主要包括：信號的多周期等距累加相減以及擾動的閾值判斷。
2.1 信號的多周期等距累加相減
    FPGA內部采用4個簡單的雙端口RAM實現累加算法，其結構如圖3所示。

    實驗用傳感光纖長度為20 km，調制頻率為5 kHz，采樣頻率為20 MHz，則每個周期采樣點數為4 000個點。取500個周期的信號分為前后各250個周期的兩部分并分別累加平均。通過計數器1控制輸入數據按周期分別寫入雙口RAM1和RAM2中，同時交替讀出RAM2和RAM1中的數據傳入加法器(adder)a端。如圖3中虛線所示的過程如下：當向RAM1寫入一個周期數據時，由RAM2讀取數據并傳給adder的a端。類似地，通過計數器2控制加法器的b端讀入數據。兩計數器的不同之處在于：計數器1最大計數值為4 000個周期點數；計數器2最大計數值為500個周期點數(200萬個點)。初始時，adder的b端讀取RAM3中的數據，并將計算后的數據存入RAM3中所讀取數據的地址位置，實現數據的更新。循環運算即可實現前250周期的擾動信號累加。計數100萬次后，將RAM3替換為RAM4，即可實現后250周期的信號累加。將RAM3與RAM4中的數據相減存入另一個存儲器RAM5，則RAM5中的數據即為信號累加相減后的數據。
    通過前期估算，累加后的信號位數不會超過18 bit。因此，將RAM1和RAM2的讀取數據位擴展至18 bit，將RAM3和RAM4的寫數據寬度定為18 bit。
2.2 閾值判斷與報警
    將上述等距累加相減后RAM5中的數據進行閾值判斷(即將RAM5中的數據分別與給定閾值進行比較)。閾值的選擇主要由光纖傳感長度以及累加周期數決定，當數據大于給定閾值時，啟動報警并在LCD上顯示；若小于則不報警。通過測得擾動位置到脈沖發生起始位置的時間差即可定位。
    為實現傳感范圍內不同位置的多點定位，可根據定位精度要求將RAM5中的數據分為等長度的若干組，每組設置一個輸出信號。若出現擾動，則將該輸出信號置1，否則置0。根據各組輸出的狀態顯示擾動區域。閾值判斷結構如圖4所示。

3 系統功能驗證實驗
    在ISE平臺下，用Verilog HDL語言實現軟件的編程。針對FPGA內部數據處理過程，系統功能驗證實驗主要包括多周期等距累加相減和閾值判斷兩個部分。
3.1 多周期等距累加相減部分功能驗證實驗
    采用本文2.1節中提到的實驗參數，在傳感光纖2 km處添加擾動。對系統信號進行采樣，通過在線邏輯分析儀(Chipscope Pro)分別觀察芯片內數據多周期等距累加后的結果以及前后兩部分相減的結果。
    圖5(a)為前250個周期信號的累加結果；圖5(b)為前后兩部分相減后得到的結果。圖中橫坐標表示每周期內采樣點數，縱坐標表示光功率。圖5(a)中光功率出現負值是由光電探測器本身的偏置造成的。為便于分析，圖中的縱坐標刻度為10 nW/div。由圖5可以明顯看出擾動。

3.2 閾值判斷部分功能驗證實驗

    由于脈沖發生時刻與采樣起始時刻的非同步性導致圖5中脈沖起始位置與每周期采樣起始位置有一定的偏差，因此，需要先通過累加后的數據確定脈沖起始位置，然后再進行擾動信號的閾值判斷與定位。在確定了脈沖起始位置以后，將累加相減后的數據從脈沖起始位置起等分為8個部分(即將傳感光纖覆蓋的整個檢測區域分為8個部分)。根據圖4，輸出分別為a、b、c、d、e、f、g、h，并接至LCD。由圖5(a)中的脈沖起始位置以及圖5(b)中的擾動信號位置可以判斷，擾動發生位置處于a區域。通過在線Chipscope Pro采集8個輸出信號(如圖6所示)。
    將閾值設定為0.5 ?滋W。由圖6可以看出，a路信號輸出置1，啟動報警，同時不影響其他路的輸出。
    以上實驗證明，該檢測系統內部信號處理部分可以實現等距累加相減以及閾值判斷功能。
    本文闡述了一種基于FPGA的光纖分布式擾動傳感器信號檢測系統的設計與實現。采用多周期等距累加相減的檢測算法，并通過閾值判斷實現擾動信號的檢測與多位置同時擾動定位。系統功能驗證實驗表明，該系統可以實現擾動信號檢測和判別的功能。
參考文獻
[1] 謝孔利，饒云江，冉曾令.基于大功率超窄線寬單模光纖激光器的Φ-光時域反射計光纖分布式傳感系統[J].光學學報，2008，28(3)：569-572.
[2] 楊士寧.基于Φ-OTDR的分布式光纖擾動傳感系統定位技術研究[D].北京：北京航空航天大學，2011.
[3] MADSEN C K，BAE T，SNIDER T.Intruder signature analysis from a phase-sensitive distributed fiber-optic perimeter sensor[J].Fiber Optic Sensors and Applications，2007，6770：67700k-1-67700k-8.