0 引言

    隨著微型化智能化設(shè)備的不斷發(fā)展，單純的單片機(jī)設(shè)備已經(jīng)不能滿足目前對(duì)高性能的測(cè)試與試驗(yàn)設(shè)備的要求。引信交聯(lián)信息具有高頻性、瞬時(shí)性等特點(diǎn)，對(duì)多路引信交聯(lián)信息的測(cè)試對(duì)設(shè)備的實(shí)時(shí)性、信息處理能力要求高，本文設(shè)計(jì)實(shí)現(xiàn)了一種基于FPGA+ARM結(jié)構(gòu)的引信交聯(lián)信息測(cè)試設(shè)備，實(shí)現(xiàn)了準(zhǔn)確、快速的多路引信交聯(lián)信息的處理，具有交聯(lián)信息發(fā)送、信息接收反饋功能，以及精度高、操作簡(jiǎn)單、功能可選等眾多優(yōu)點(diǎn)，同時(shí)具有廣闊的功能拓展空間。

1 測(cè)試設(shè)備總體結(jié)構(gòu)

    系統(tǒng)總體設(shè)計(jì)圍繞測(cè)試設(shè)備的功能實(shí)現(xiàn)和各部分的技術(shù)要求展開(kāi)，結(jié)合某型電子引信通信協(xié)議和與系統(tǒng)交聯(lián)信息的特征，同時(shí)考慮測(cè)試設(shè)備后續(xù)的功能擴(kuò)展性，本文對(duì)實(shí)現(xiàn)測(cè)試設(shè)備的關(guān)鍵電路進(jìn)行總體設(shè)計(jì)。測(cè)試系統(tǒng)總體上可以劃分成硬件和軟件兩部分，硬件系統(tǒng)由高性能ARM處理器^[1]和外圍的接口電路組成，以ARM為架構(gòu)的嵌入式核心電路模塊實(shí)現(xiàn)對(duì)數(shù)據(jù)信號(hào)的處理和對(duì)操作界面的支持，F(xiàn)PGA^[2]可編程邏輯電路完成數(shù)據(jù)的編碼、調(diào)制和發(fā)送，驅(qū)動(dòng)反饋模塊完成12路特定時(shí)序的交聯(lián)信號(hào)的驅(qū)動(dòng)放大，滿足信息測(cè)試要求。總體結(jié)構(gòu)如圖1所示。

    軟件系統(tǒng)以Linux內(nèi)核環(huán)境下開(kāi)發(fā)的應(yīng)用程序?yàn)橹鳎滠浻布δ芫蟠蟾哂趩纹瑱C(jī)系統(tǒng)，滿足設(shè)計(jì)需求。

2 硬件電路設(shè)計(jì)

    系統(tǒng)硬件電路采用AltiumDesigner10軟件進(jìn)行設(shè)計(jì)實(shí)現(xiàn)，ARM核心板按8層印制板布線，F(xiàn)PGA及外圍接口電路按6層印制布線。主要核心電路^[2，3]是FPGA+ARM外圍架構(gòu)電路和電源管理電路。

2.1 FPGA+ARM架構(gòu)設(shè)計(jì)

    設(shè)計(jì)的FPGA+ARM的硬件架構(gòu)封裝結(jié)構(gòu)圖如圖2所示，封裝電路圖展示了ARM核心處理器和FPGA外設(shè)之間的信號(hào)和布線關(guān)系。通過(guò)以ARM處理器為核心，F(xiàn)PGA可編程邏輯為外設(shè)的模式構(gòu)建該硬件系統(tǒng)。為了實(shí)現(xiàn)設(shè)備的相關(guān)功能，該FPGA+ARM結(jié)構(gòu)包含了：FPGA電路結(jié)構(gòu)、FPGA IO電平轉(zhuǎn)換電路結(jié)構(gòu)、FPGA調(diào)試電路結(jié)構(gòu)。

2.1.1 FPGA電路結(jié)構(gòu)

    FPGA電路結(jié)構(gòu)中，F(xiàn)PGA的FPGA_INT端和ARM處理器相連，實(shí)現(xiàn)對(duì)FPGA外設(shè)的識(shí)別和初始化。同時(shí)將FPGA與ARM的EMIFA端口相連，該端口為EMIF端口的一類，即外部存儲(chǔ)接口，實(shí)現(xiàn)核心板與不同類型的存儲(chǔ)器連接。將該接口與FPGA相連，使FPGA充當(dāng)一個(gè)協(xié)同處理器、高速數(shù)據(jù)處理器和高速數(shù)據(jù)傳輸口，這里主要用于實(shí)現(xiàn)FPGA與ARM平臺(tái)的數(shù)據(jù)交聯(lián)。

2.1.2 IO電平轉(zhuǎn)換模塊

    將FPGA與IO電平轉(zhuǎn)換模塊連接。直接從FPGA輸入輸出的信號(hào)電壓只有3.3 V，需要經(jīng)過(guò)該電路進(jìn)行轉(zhuǎn)換為5 V后方可與外部電路進(jìn)行對(duì)接，該電路也是輸出緩沖電路。設(shè)計(jì)該緩沖電路作為可編程邏輯電路與信號(hào)驅(qū)動(dòng)和反饋電路的橋梁。FPGA數(shù)據(jù)經(jīng)過(guò)緩沖后發(fā)送給信號(hào)驅(qū)動(dòng)電路，同時(shí)也可以接收來(lái)自反饋電路的反饋數(shù)據(jù)再發(fā)送給FPGA設(shè)備。

2.1.3 FPGA調(diào)試模塊

    該電路主要設(shè)計(jì)有兩種功能，第一，F(xiàn)PGA模式選擇；第二，F(xiàn)PGA的JTAG調(diào)試。模式選擇主要通過(guò)M0和M1兩個(gè)端口，在實(shí)際電路中通過(guò)跳線帽短接的方式進(jìn)行模式的選擇。JTAG作為FPGA設(shè)備的在線編程和調(diào)試接口，設(shè)計(jì)用來(lái)對(duì)設(shè)備進(jìn)行現(xiàn)場(chǎng)編程和設(shè)備調(diào)試。

2.2 電源管理電路設(shè)計(jì)

    系統(tǒng)結(jié)構(gòu)中涉及到ARM芯片、FPGA芯片、液晶屏、觸摸屏、信號(hào)驅(qū)動(dòng)等多種直流電壓的供電，而設(shè)備由ARM核心板輸出的供電電壓為直流24 V，遠(yuǎn)遠(yuǎn)大于相應(yīng)模塊的供電上限。設(shè)計(jì)本電路的核心目的就是將直流24 V經(jīng)DC-DC轉(zhuǎn)換后為相關(guān)芯片和器件供電。同時(shí)，由于工作對(duì)象是引信及其系統(tǒng)，電路還應(yīng)具有系統(tǒng)復(fù)位功能和驅(qū)動(dòng)保護(hù)功能。設(shè)計(jì)的電壓轉(zhuǎn)換電路如圖3所示。

    電壓轉(zhuǎn)換電路設(shè)計(jì)中使用DC/DC轉(zhuǎn)換器(LTC3736EUF元件)，用于控制電壓的輸出，通過(guò)這個(gè)元件可以將5 V的電壓轉(zhuǎn)化成1.2 V的電壓，以使其電壓值滿足設(shè)計(jì)需求。同時(shí)設(shè)計(jì)了復(fù)位重置電路，當(dāng)設(shè)計(jì)系統(tǒng)出現(xiàn)宕機(jī)等意外情況時(shí)可以通過(guò)該電路對(duì)整個(gè)系統(tǒng)重新上電，使所有元件初始化后重新啟動(dòng)。

3 軟件結(jié)構(gòu)設(shè)計(jì)

3.1 軟件總體結(jié)構(gòu)

    軟件系統(tǒng)總體結(jié)構(gòu)^[4]設(shè)計(jì)一方面體現(xiàn)在系統(tǒng)主程序的設(shè)計(jì)上，系統(tǒng)的主程序流程圖如圖4所示，設(shè)計(jì)的主程序主要包括實(shí)現(xiàn)信號(hào)的輸入/輸出、數(shù)字調(diào)制解調(diào)、編碼發(fā)送和反饋接收等功能，實(shí)現(xiàn)了基于Linux操作系統(tǒng)下的ARM與FPGA接口驅(qū)動(dòng)、LCD液晶驅(qū)動(dòng)、網(wǎng)口驅(qū)動(dòng)、串口驅(qū)動(dòng)、觸摸屏驅(qū)動(dòng)和Ubifs文件系統(tǒng)管理；另一方面體現(xiàn)在嵌入式系統(tǒng)人機(jī)界面設(shè)計(jì)和FPGA數(shù)據(jù)處理程序設(shè)計(jì)。

3.2 人機(jī)交互程序設(shè)計(jì)

    人機(jī)交互程序使用QTouch組態(tài)軟件實(shí)現(xiàn)。在軟件的設(shè)計(jì)中重點(diǎn)考慮應(yīng)用程序的簡(jiǎn)潔、美觀和實(shí)用性。根據(jù)主程序流程圖，設(shè)備功能主要分為模擬引信、引信裝定和裝定檢測(cè)三大功能，因此設(shè)計(jì)應(yīng)用程序時(shí)針對(duì)三大功能設(shè)置相應(yīng)的操作界面和選擇界面設(shè)計(jì)以及數(shù)據(jù)交換機(jī)制設(shè)計(jì)。

3.3 FPGA數(shù)據(jù)處理程序設(shè)計(jì)

    FPGA主要實(shí)現(xiàn)信號(hào)的調(diào)制與編碼^[5]，然后將處理完畢的數(shù)據(jù)發(fā)送給接收端。

    調(diào)制信號(hào)為二進(jìn)制序列時(shí)的數(shù)字頻帶調(diào)制稱為二進(jìn)制數(shù)字調(diào)制。在對(duì)引信裝定編碼信號(hào)進(jìn)行調(diào)制和解調(diào)時(shí)，通過(guò)FPGA采用的是二進(jìn)制振幅鍵控方式（ASK）來(lái)實(shí)現(xiàn)，數(shù)據(jù)處理程序流程框圖如圖5所示。圖5(a)為信號(hào)裝定程序設(shè)計(jì)流程圖，它顯示了FPGA設(shè)備如何將獲得的裝定參數(shù)經(jīng)過(guò)調(diào)制編碼發(fā)送到引信體中，并通過(guò)反饋檢測(cè)，檢測(cè)其裝定的正確性。圖5(b)為模擬引信接收程序流程圖，它反映了模擬引信如何接收來(lái)自裝定控制柜的裝定信息，并將該信息實(shí)時(shí)顯示。

4 實(shí)驗(yàn)驗(yàn)證

    電路設(shè)計(jì)完成后。經(jīng)過(guò)實(shí)驗(yàn)室多次實(shí)驗(yàn)，對(duì)該系統(tǒng)的實(shí)際功能進(jìn)行了嚴(yán)格測(cè)試。電路的測(cè)試與波形圖如圖6所示。

    由圖6可見(jiàn)，信號(hào)表示一位數(shù)據(jù)的波形時(shí)間為11 ms左右，時(shí)間短脈沖多頻率高，這給信號(hào)的處理和接收都帶來(lái)了很大麻煩。因此基于FPGA的高速處理能力設(shè)計(jì)實(shí)現(xiàn)了ARM+FPGA結(jié)構(gòu)的引信交聯(lián)信息的檢測(cè)系統(tǒng)。實(shí)驗(yàn)結(jié)果表明該電路設(shè)計(jì)完全符合設(shè)計(jì)要求。通過(guò)高性能示波器捕捉到的波形顯示，該電路發(fā)送和接收的信號(hào)波形與理論信號(hào)波形完全一致，成功實(shí)現(xiàn)了對(duì)瞬時(shí)高頻信號(hào)的收發(fā)和處理，驗(yàn)證了該電路具有對(duì)引信信息交聯(lián)信號(hào)的檢測(cè)與處理能力。

5 結(jié)語(yǔ)

    本次裝定檢測(cè)設(shè)備的設(shè)計(jì)采用ARM+FPGA架構(gòu)，通過(guò)對(duì)電源管理電路、FPGA+ARM架構(gòu)相關(guān)電路以及重點(diǎn)的信號(hào)接收與反饋電路的設(shè)計(jì)，完成了設(shè)備的硬件平臺(tái)搭建，并設(shè)計(jì)編寫(xiě)了底板數(shù)據(jù)處理程序和人機(jī)交互應(yīng)用程序。根據(jù)后續(xù)的實(shí)驗(yàn)發(fā)現(xiàn)該設(shè)計(jì)完全滿足設(shè)備的需求。該類設(shè)計(jì)可以在其他類似類型的檢測(cè)設(shè)備中得到廣泛應(yīng)用，同時(shí)該設(shè)備具有良好的可拓展，可以根據(jù)實(shí)際需求設(shè)計(jì)其他檢測(cè)功能。

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