《電子技術應用》
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基于FPGA的RCN226絕對式編碼器通信接口設計
摘要: 光電碼盤是一種基本的位置、速度檢測反饋單元,非常廣泛地應用于變頻器、直流伺服、交流伺服等系統的閉環控制中。為了減小體積,絕對式編碼器一般采用串行通信方式輸出絕對編碼,針對伺服電機控制等高端場合,為了滿足快速的電流環、速度環、位置環的控制需要,編碼輸出的速度又應該非常快,這些不利因素都對絕對式編碼的接收增加了難度。
Abstract:
Key words :

          0 引言

  光電碼盤是一種基本的位置、速度檢測反饋單元,非常廣泛地應用于變頻器、直流伺服、交流伺服等系統的閉環控制中。為了減小體積,絕對式編碼器一般采用串行通信方式輸出絕對編碼,針對伺服電機控制等高端場合,為了滿足快速的電流環、速度環、位置環的控制需要,編碼輸出的速度又應該非常快,這些不利因素都對絕對式編碼的接收增加了難度。

  絕對式編碼器廠家大多為其編碼器配套了接收芯片,實現串行編碼到并行編碼的轉換,便于控制器的讀取操作。但是此類芯片通常價格比較昂貴,大約占絕對式編碼器價格的四分之一。目前國內外高端交流伺服系統中普遍采用FPGA+DSP結構。DSP用來實現矢量變換和其它算法流程;FPGA用以實現譯碼、A、B、 Z信號輸出、I/O擴展等功能,FPGA中尚有很多資源沒有得到充分利用。本文研制了一種用于交流伺服系統中的基于FPGA的絕對式編碼器智能接口,實現與絕對式編碼器的雙工通信,接收高速數據流,同時在FPGA內部開辟RAM空間,將收到的編碼器數據存入RAM中,DSP可以以訪問內存的方式讀取數據,提高了工作速度。同時,該接口還具有奇偶校驗等糾錯功能,完全可以替代廠家提供的接收芯片,大幅度降低了產品成本。

  1 RCN226型絕對式編碼器

  國內外絕對式編碼器生產廠商很多,如日本的多摩川精機、德國的海德漢、國產的長春三峰等。其中海德漢的RCN226型絕對式編碼器采用的是海德漢公司專用的EnDat2.2一位置編碼器雙向數字接口,它傳輸的數據類型分為位置值、位置值及附加信息或參數。發送的信息類型由模式指令選擇。模式指令決定被發送信息的內容。每個模式指令包括三個位。為確保可靠發送信息,每個位均采用冗余發送(反相或兩次)。其發送位置值的模式指令為"000111"。信號傳輸格式如圖1所示。

 

  數據包發送與數據傳輸同步。傳輸周期從第一個時鐘下降沿開始。編碼器保存測量值并計算位置值。兩個時鐘周期后,后續電子設備發送模式指令。編碼器發送位置值后,從起始位開始由編碼器向后續電子設備傳輸數據。后續"錯誤位"-"錯誤1"和"錯誤2"是檢測類信號,用于監測故障。這兩個信號相互獨立地生成,它表示編碼器發生可導致不正確位置值的故障。發生故障的確切原因保存在"工作狀態"存儲器中,并可被詳細地查詢。然后編碼器從最低有效位(LSB)開始發送絕對位置值。其長度取決于所用的編碼器,RCN226的絕對位置值為26位。位置值的數據發送以循環冗余校驗(CRC)結束。在數據字結尾處,必須將時鐘信號置為高電平。10至30 μ s后或1.25至3.75 μ s后(系統時鐘大于1MHz時)數據線返回低電平。然后,時鐘信號啟動另一次數據發送。

  2 絕對式編碼器接口的實現

  全數字化交流伺服系統中采用TMS320X2812作為控制器,用以實現位置環、速度環和電流環以及SVPWM、電壓和電流采樣等功能。此外,采用Altera公司的型號為FP1C6的~Cyclone系列FPGA,用以實現與絕對式碼盤接口、譯碼邏輯等功能。同時,在FPGA內部實現了256字節的雙口RAM,用來與DSP之間通過總線實現數據傳輸。FPGA部分的功能框圖如圖2P所示。

 

  碼盤接口部分分為發送模塊、接收模塊、雙口RAM模塊、主程序模塊四部分。由于每次通信時間是嚴格固定的,設系統時鐘為2MHz。FPGA為主叫,向編碼器發送"請求數據"控制字共6位,需時3 μs,編碼器向FPGA共發送1個起始位、兩個"錯誤位"、26位位置值和5位CRC校驗位,共34位的數據共需時17 μs,所以每次通信需要20 μs的時間,并且每個時刻具體需要傳遞哪一位數據也是嚴格確定的。因此采用基于時基的設計方法。

  FPGA內部設計了一個時基為20ns的計數器,每20ns加1,作為整個電路的時基,根據這個時基來確定每一時刻收到的數據具體屬于哪個位。在FPGA 內部實現了256bytes的雙口RAM空問,A口具有8位數據線,8位地址線,用于與編碼器通信,B口具有16位數據線,8位地址線,用于與DSP通信,因為TMS320X2812為16位DSP,所以與FPGA中RAM的數據傳遞極為方便。

  DSP在每個電流環周期發送一個有效的"begin"信號,20μs之后,碼盤信號接收模塊將接收到的數據存入FPGA內部雙口RAM的A口中,并按順序排列成16位數據的形式,然后向DSP發送end信號,表示一次通信結束,DSP接收到中斷之后從FPGA的雙口RAM的B口中讀取數據,完成一次通信, DSP的連接如圖3所示。

 

  在本接口的研發過程中,對FPGA的開發采用Altera公司的Quartus II 5.1集成環境,硬件描述語言為VHDL語言。圖4為主程序流程圖。

 

  圖5為碼盤與FPGA之間的通信波形,從位置信號可以看出該接口工作正常。


  3 結束語

  本文設計了一種基于FPGA的絕對式碼盤智能接口,用以進行絕對式編碼器和伺服驅動器DSP處理器之間的通信。并且具CRC校驗等糾錯功能。該接口基本可以替代價格昂貴的專用接口芯片,降低產品的成本,促進伺服電機驅動器的國產化進程。

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